【摘要】： 處理器是計算機系統(tǒng)最核心的部件,同步處理器在過去幾十年間獲得了突飛猛進的發(fā)展。然而,隨著特征尺寸的不斷減小和電路規(guī)模的不斷增加,時鐘偏移、最壞速度、系統(tǒng)功耗及電磁輻射等問題日益成為同步處理器性能提高的瓶頸。因此,能較好地解決上述問題的異步處理器設計技術逐漸成為世界范圍內的研究熱點。 我國的處理器設計剛剛起步,而異步處理器的設計則處于起步前的探索階段。本文針對異步RISC微處理器的設計技術進行研究,采用自頂向下的方法設計實現了一款帶有Booth乘法器、桶式移位器、經典5級帶反饋流水線、具有中斷和例外管理功能、采用四相數據綁定握手協(xié)議和匹配延遲等技術的異步RISC微處理器核。 本文完成的主要工作包括: 論文緊緊圍繞微處理器設計中具有“異步”和“RISC”特色的關鍵技術進行研究。論文首先研究了異步電路設計原理,對握手協(xié)議、延遲模型、指示原則及馬勒流水線等進行深入分析;然后研究了RISC單發(fā)射微處理器的特點,重點研究了指令系統(tǒng)、流水線組織以及中斷和例外管理。 論文對異步微處理器的體系結構、異步流水線結構和異步功能單元的設計進行了研究。論文在對異步流水線控制、死鎖、數據相關、轉移相關、中斷與例外、異步功能單元設計等關鍵問題進行了深入研究的基礎上,給出了較為詳盡的設計方案。論文用異步電路硬件描述語言Balsa對所做設計進行了建模,并完成了ASIC綜合。論文采用基于仿真的驗證方法,從單元驗證和結構驗證兩個方面,分別設計驗證程序,對所設計的異步微處理器進行了功能驗證。 論文在研究、設計、建模和驗證過程中針對出現的問題提出了以下一些策略或方法:論文對流水線的共有問題和異步流水線特有的新問題進行分析,在此基礎上提出了一種異步流水線控制策略,該策略能對異步流水線控制問題提供較好的解決方案:針對異步電路中特有的死鎖問題,論文提出了一種建立死鎖模型的方法,通過該死鎖模型可以快速定位死鎖原因:針對RISC微處理器中所有數據相關難以考慮周全的現狀,論文提出了一種基于指令事件類的數據相關徹查方法,該方法既能找到所有情況的數據相關,又有較小的徹查工作量;論文結合本設計的指令構成和流水線事件的特點,提出了一種基于指令事件類的驗證程序生成方法,該方法具有針對性強、功能覆蓋率高、仿真時間短等優(yōu)點。 實驗結果表明,本文設計的異步RISC微處理器核功能正確,與對應的同步微處理器核相比,本設計既有較好的性能和擴展性,又有較高的功率效率。
【學位授予單位】：解放軍信息工程大學
【學位級別】：碩士
【學位授予年份】：2008
【分類號】：TP332
【圖文】：

數據輸入請求(前三行紅色條狀信號)，但處理器中只有拉信道(接收方主動索要數據的信道)上有索要數據的請求卻沒有應答，推信道(發(fā)送方主動發(fā)出數據的信道)上的握手和全部數據傳輸都止步不前，如圖6.5(a)所示’。圖6.5(a)發(fā)生流水線死鎖時的仿真結果‘注:由于仿真信道較多，圖中只截取了一部分信道以說明問題。這種令人十分困惑的仿真結果就是死鎖造成的。利用本文第四章提出的建立死鎖模型的方法很容易確定死鎖的具體原因:電路中的前推邏輯和異常管理邏輯造成流水線死鎖。解決辦法是在設計中加上死鎖控制單元。圖6.5(b)給出了解決流水線死鎖后的仿真結果。從圖中可以看出指令流在開始時依次進入流水線各級，然后開始執(zhí)行。圖6.5(b)解決流水線死鎖后的仿真結果圖6.5不相關指令序列驗證階段的仿真結果在這一階段的驗證計劃概括如下:了所有指令的指令格式、尋址方式、指令操作、運算結果正確;了所有指令對流水線的影響正確，包括PC值的更改、指令流的轉移、流水線的沖刷等:了處理器外部的硬件信號如interruPt、reset等功能正確;了用偽隨機序列進行抽檢(檢查結果時指令相關性影響的結果被忽略)。根據驗證計劃本文設計了驗證程序，對上述的具體功能驗證點進行驗證。在對流水線死鎖和一些設計細節(jié)上的缺陷改正之后，上述驗證計劃中的功能驗證點全部正確通過。第62少之

數據輸入請求(前三行紅色條狀信號)，但處理器中只有拉信道(接收方主動索要數據的信道)上有索要數據的請求卻沒有應答，推信道(發(fā)送方主動發(fā)出數據的信道)上的握手和全部數據傳輸都止步不前，如圖6.5(a)所示’。圖6.5(a)發(fā)生流水線死鎖時的仿真結果‘注:由于仿真信道較多，圖中只截取了一部分信道以說明問題。這種令人十分困惑的仿真結果就是死鎖造成的。利用本文第四章提出的建立死鎖模型的方法很容易確定死鎖的具體原因:電路中的前推邏輯和異常管理邏輯造成流水線死鎖。解決辦法是在設計中加上死鎖控制單元。圖6.5(b)給出了解決流水線死鎖后的仿真結果。從圖中可以看出指令流在開始時依次進入流水線各級，然后開始執(zhí)行。圖6.5(b)解決流水線死鎖后的仿真結果圖6.5不相關指令序列驗證階段的仿真結果在這一階段的驗證計劃概括如下:了所有指令的指令格式、尋址方式、指令操作、運算結果正確;了所有指令對流水線的影響正確，包括PC值的更改、指令流的轉移、流水線的沖刷等:了處理器外部的硬件信號如interruPt、reset等功能正確;了用偽隨機序列進行抽檢(檢查結果時指令相關性影響的結果被忽略)。根據驗證計劃本文設計了驗證程序，對上述的具體功能驗證點進行驗證。在對流水線死鎖和一些設計細節(jié)上的缺陷改正之后，上述驗證計劃中的功能驗證點全部正確通過。第62少之

【參考文獻】

相關期刊論文 前2條

1 張文婧,呂述望,劉鳴,劉振華;一種適用于分組密碼算法芯片的IP核設計研究[J];計算機工程與應用;2002年22期

2 高玲;祝翔;李鷗;;異步處理器設計中的關鍵技術研究[J];微計算機信息;2006年08期

相關博士學位論文 前1條

1 周莉;RISC/DSP處理器的結構、微結構設計研究[D];浙江大學;2004年

本文編號：2728672