【摘要】： 加法器是一種基本的數(shù)字運算電路,經(jīng)常使用在數(shù)字電路的關(guān)鍵路徑中。因此,高性能加法器的設(shè)計對數(shù)字設(shè)計尤為重要。 針對高速電路設(shè)計,完全基于標(biāo)準(zhǔn)單元庫的設(shè)計受限于標(biāo)準(zhǔn)單元庫,不能提供滿足設(shè)計要求性能的單元。完全基于全定制設(shè)計的數(shù)字電路雖然規(guī)模大、設(shè)計時間長,效率較低,但對性能的提高卻非常明顯。對于高性能設(shè)計,本文選擇全定制設(shè)計方法來提高加法器的性能。 本文從研究加法器的基本算法著手,分析和比較了傳統(tǒng)加法器的算法和幾種前置進位算法結(jié)構(gòu)�；趯ψ幽K的算法研究和結(jié)構(gòu)分析,以及對各個模塊單元進行晶體管級的設(shè)計,本著盡可能提高加法器運算速度的原則,給出了六種基于不同算法的前置進位加法器優(yōu)化結(jié)構(gòu)。選擇性能較好的HC結(jié)構(gòu),克服動態(tài)電路結(jié)構(gòu)不對稱的困難,完成版圖優(yōu)化設(shè)計。 在時序控制的角度方面,研究了提高加法器性能的方法。在研究了前置進位加法器的算法和結(jié)構(gòu)基礎(chǔ)上,又對多米諾電路的時鐘控制技術(shù)進行深入的分析。提出了前置進位結(jié)構(gòu)和自定時時鐘控制相結(jié)合的設(shè)計方法,設(shè)計出的32位多米諾加法器能夠有效的提高時鐘使用率。 本文基于TSMC0.18um工藝,使用多米諾邏輯和自定時技術(shù),以高速運算作為設(shè)計目標(biāo)設(shè)計了一個32位的高速CMOS加法器。在對關(guān)鍵路徑的HSPICE仿真中,加法器的最大延時為970ps,約為相同工藝下13倍FO4的延時,時鐘頻率達到1GHz。同時,本文使用verilog-XL編寫測試向量,對加法器進行完全仿真測試,確保了邏輯功能的正確性。
【學(xué)位授予單位】：沈陽工業(yè)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2009
【分類號】：TP332.2
【圖文】：

沈陽_上業(yè)大學(xué)碩十學(xué)位論文在上面的整體電路中，兩組犯位加數(shù)和被加數(shù)由最左端輸入。向右依次經(jīng)進位信號產(chǎn)生器、前置進位樹、求和邏輯，最后經(jīng)過后端輸出寄存器從右側(cè)輸出的加法和。.6.2Sklansky加法器的電路設(shè)計

圖4.18Ladner-Fiseher加法器電路圖Fig.4.18Ci代uitofLadner一Fiseheradder.7各種前置進位加法器的仿真結(jié)果及分析加法器作為一種數(shù)字運算電路，除了要進行性能仿真，還要對邏輯功能進行驗確定其實現(xiàn)了想要達到的運算功能。7.1功能仿真對于類似加法器這種復(fù)雜的數(shù)字電路，功能驗證是一項十分艱巨的任務(wù)。如SPICE進行仿真，則需要相當(dāng)長的運行時間。由于要遍歷所有可能的輸入信，激勵信號的編輯也非常困難。36

【參考文獻】

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本文編號：2728209