【摘要】： 加法器是一種基本的數(shù)字運算電路,經(jīng)常使用在數(shù)字電路的關鍵路徑中。因此,高性能加法器的設計對數(shù)字設計尤為重要。 針對高速電路設計,完全基于標準單元庫的設計受限于標準單元庫,不能提供滿足設計要求性能的單元。完全基于全定制設計的數(shù)字電路雖然規(guī)模大、設計時間長,效率較低,但對性能的提高卻非常明顯。對于高性能設計,本文選擇全定制設計方法來提高加法器的性能。 本文從研究加法器的基本算法著手,分析和比較了傳統(tǒng)加法器的算法和幾種前置進位算法結構�；趯ψ幽K的算法研究和結構分析,以及對各個模塊單元進行晶體管級的設計,本著盡可能提高加法器運算速度的原則,給出了六種基于不同算法的前置進位加法器優(yōu)化結構。選擇性能較好的HC結構,克服動態(tài)電路結構不對稱的困難,完成版圖優(yōu)化設計。 在時序控制的角度方面,研究了提高加法器性能的方法。在研究了前置進位加法器的算法和結構基礎上,又對多米諾電路的時鐘控制技術進行深入的分析。提出了前置進位結構和自定時時鐘控制相結合的設計方法,設計出的32位多米諾加法器能夠有效的提高時鐘使用率。 本文基于TSMC0.18um工藝,使用多米諾邏輯和自定時技術,以高速運算作為設計目標設計了一個32位的高速CMOS加法器。在對關鍵路徑的HSPICE仿真中,加法器的最大延時為970ps,約為相同工藝下13倍FO4的延時,時鐘頻率達到1GHz。同時,本文使用verilog-XL編寫測試向量,對加法器進行完全仿真測試,確保了邏輯功能的正確性。
【學位授予單位】：沈陽工業(yè)大學
【學位級別】：碩士
【學位授予年份】：2009
【分類號】：TP332.2
【圖文】：

沈陽_上業(yè)大學碩十學位論文在上面的整體電路中，兩組犯位加數(shù)和被加數(shù)由最左端輸入。向右依次經(jīng)進位信號產(chǎn)生器、前置進位樹、求和邏輯，最后經(jīng)過后端輸出寄存器從右側輸出的加法和。.6.2Sklansky加法器的電路設計

圖4.18Ladner-Fiseher加法器電路圖Fig.4.18Ci代uitofLadner一Fiseheradder.7各種前置進位加法器的仿真結果及分析加法器作為一種數(shù)字運算電路，除了要進行性能仿真，還要對邏輯功能進行驗確定其實現(xiàn)了想要達到的運算功能。7.1功能仿真對于類似加法器這種復雜的數(shù)字電路，功能驗證是一項十分艱巨的任務。如SPICE進行仿真，則需要相當長的運行時間。由于要遍歷所有可能的輸入信，激勵信號的編輯也非常困難。36

【參考文獻】

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1 陶智德,林濤,林爭輝;32位高速復合加法器設計[J];電子工程師;2004年11期

2 趙冰,仇玉林,黑勇;異步集成電路標準單元的設計與實現(xiàn)[J];電子器件;2005年02期

3 吳艷;羅嵐;;基于修正ANT邏輯高速樹形32 BitCarry Lookahead加法器[J];電子器件;2006年02期

4 張亮,陳祺欣,魯則瑜,程君俠;一種基于Skewtolerant Domino的新型高速加法器[J];復旦學報(自然科學版);2005年01期

5 趙冰,黑勇,仇玉林;一種新型異步數(shù)據(jù)通路性能分析方法[J];固體電子學研究與進展;2004年03期

6 謝瑩,陳琳;16位超前進位加法器的設計[J];合肥工業(yè)大學學報(自然科學版);2004年04期

7 詹文法,馬俊,謝瑩,黃玉;多位快速加法器的設計[J];合肥工業(yè)大學學報(自然科學版);2005年10期

8 孫旭光,毛志剛,來逢昌;用于高速運算單元的時鐘延遲動態(tài)多米諾邏輯電路的設計[J];微處理機;2002年04期

9 王禮平,王觀鳳;超前進位加法器混合模塊延遲公式及優(yōu)化序列[J];微電子學與計算機;2005年01期

10 袁波;李樹榮;姚素英;趙毅強;張生才;;一種8位單片機中ALU的改進設計[J];微電子學與計算機;2006年04期

本文編號：2728209