【摘要】： 隨著SOC技術(shù)的發(fā)展,電池供電的便攜式電子產(chǎn)品得到了廣泛應(yīng)用。便攜式電子產(chǎn)品應(yīng)用功能的日益增多,導(dǎo)致SRAM存儲(chǔ)器所占的芯片面積越來(lái)越大。器件特征尺寸的減少,使得靜態(tài)功耗在電路總功耗中所占比例越來(lái)越大,芯片功耗的大小直接影響到電池的使用時(shí)間,因此,研究SRAM低功耗技術(shù)具有很強(qiáng)的現(xiàn)實(shí)意義。 本文首先分析了CMOS電路的功耗來(lái)源和SRAM存儲(chǔ)器的工作原理,然后采用SMIC 130nm工藝,設(shè)計(jì)出了一個(gè)上拉比q為2/3、下拉比r為3/2的六管SRAM存儲(chǔ)單元,并以此為基礎(chǔ)設(shè)計(jì)出了一個(gè)數(shù)據(jù)端口為16位的、常規(guī)8K位的SRAM存儲(chǔ)器。 鑒于130nm工藝下SRAM靜態(tài)功耗主要來(lái)源于亞閾值漏電,且存儲(chǔ)器的I/O端口為16個(gè),本設(shè)計(jì)將同一行中相鄰的每16個(gè)單元組成一個(gè)塊,采用行地址與列地址譯碼信號(hào)共同控制門控管的功率門控技術(shù),對(duì)每個(gè)塊都進(jìn)行門控,存儲(chǔ)器每進(jìn)行一次讀或者寫操作,只開(kāi)啟相應(yīng)地址的一個(gè)塊,沒(méi)被選中的塊都處于休眠狀態(tài),以此來(lái)最大程度的降低SRAM的靜態(tài)功耗。然后根據(jù)塊,設(shè)計(jì)出一個(gè)數(shù)據(jù)端口為16位的、存儲(chǔ)容量為8K位的靜態(tài)低功耗SRAM存儲(chǔ)器,并畫出了一個(gè)SRAM存儲(chǔ)單元和一個(gè)塊的版圖,通過(guò)了DRC和LVS驗(yàn)證。 為了驗(yàn)證設(shè)計(jì)功能的正確性并與常規(guī)8K位SRAM存儲(chǔ)器進(jìn)行靜態(tài)功耗比較,分別用軟件Nanosim和Hspice進(jìn)行了仿真。仿真結(jié)果表明:在時(shí)鐘頻率為100MHZ下的數(shù)據(jù)訪問(wèn)時(shí)間約為0.99ns,存儲(chǔ)器靜態(tài)電流約為7.9μA,靜態(tài)功耗約為9.5μW,相比常規(guī)設(shè)計(jì)下的8K位SRAM存儲(chǔ)器,犧牲性能約為2%,面積增加約為6%,獲得了42%的靜態(tài)功耗節(jié)省。
【學(xué)位授予單位】：哈爾濱工業(yè)大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2009
【分類號(hào)】：TP333
【圖文】：

為電路電容充放電時(shí)的功耗，Pshort為電路S 晶體管對(duì)同時(shí)導(dǎo)通的瞬間；Pleak為漏電~8]。itch與電路的供電電源 Vdd呈二次方的關(guān)系次線性關(guān)系，動(dòng)態(tài)功耗示意圖如下所示。

圖 1-2 漏電流的主要構(gòu)成[13]Figure 1-2 Main items of leakage currents動(dòng)態(tài)功耗與靜態(tài)功耗在電路中所占總功耗的比例大小，隨集成電路制造發(fā)展而變化。集成電路未進(jìn)入深亞微米工藝以前，動(dòng)態(tài)功耗在電路的總占據(jù)主要地位，當(dāng)制造工藝進(jìn)入深亞微米后，靜態(tài)功耗在總功耗中的比增加[14]。具體來(lái)說(shuō)，0.18μm 及以上的工藝中動(dòng)態(tài)功耗是主要考慮因素0.13μm 及以下的工藝中靜態(tài)功耗問(wèn)題在 IC 設(shè)計(jì)中已成為不可忽略的因進(jìn)入 90nm 后，靜態(tài)功耗在總功耗的比例已經(jīng)接近 1/3[15]，到 65nm 工芯片的靜態(tài)功耗將超過(guò)動(dòng)態(tài)功耗，成為電路總功耗的決定因素[14]。65n以前，電路的靜態(tài)功耗的大小主要決定于亞閾值漏電流的大小，即決定極電壓小于晶體管閾值電壓時(shí)，漏極到源極的電流的大小[16]。亞閾值 Ileak是由弱反型晶體管中源極和漏極之間的擴(kuò)散引起的[17],亞閾值漏電晶體管閾值電壓 Vth的減少而呈指數(shù)增加，所以通過(guò)提高閾值電壓可以

【參考文獻(xiàn)】

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本文編號(hào)：2715950