【摘要】：相比于細粒度的FPGA,粗粒度動態(tài)可重構處理器(CGRA)是一種新型的可重構處理器架構。CGRA中的配置信息系統(tǒng)擔負著對處理器中的核心模塊——可重構處理單元進行配置和控制的任務,因此是整個可重構處理器設計中的重中之重。配置信息系統(tǒng)的設計目標為更低的配置存儲、更低的配置延遲和更低的配置功耗。國內外的研究中一直致力于在以上三點取得突破,但并未取得完善的研究成果。本論文針對CGRA的配置信息系統(tǒng)中所面臨的配置存儲、配置延遲和配置功耗問題,提出了四項高能效配置技術和方法。首先,層次化的配置信息系統(tǒng)頂層設計方法中通過對配置信息進行層次化的組織,降低了配置信息系統(tǒng)的配置存儲代價。該方法在加解密算法和H.264解碼應用中可分別將配置信息量降低82.8%~93.6%和76.67%。相比于XPP-III可重構處理器中的高配置延遲,該方法可將配置延遲降低為總運行時間的4~13%。其次,陣列的行配置技術中通過以行為單位對陣列進行配置來降低陣列的配置延遲,并消除中間數(shù)據(jù)的存儲代價和子圖的配置代價。相比于基于陣列的配置技術,該技術可將陣列在加解密算法和H.264解碼應用上的性能分別提升35.9%~42.4%和23.4%,能量效率分別提升16.8%~22.5%和16.7%。再其次,陣列的三維配置信息技術不僅可降低陣列由于完全動態(tài)重構所產生的高配置功耗,還可以支持陣列靈活的實現(xiàn)各類互聯(lián)結構。相比于ADRES可重構處理器內的配置方案,該技術可將陣列配置功耗降低33.78%~43.77%,從而將總功耗降低11.83%~15.55%。最后,多層數(shù)據(jù)緩存結構及數(shù)據(jù)傳輸配置信息設計方法可有效的降低片上數(shù)據(jù)存儲器空間。相比于XPP-III和ADRES,采用該方法,獲得單位性能所需的片上數(shù)據(jù)存儲器空間僅為23.8%和14.8%。上述四項配置技術已被應用于兩款領域定制可重構處理器和正在應用于一款面向通用應用的可重構處理器的模擬器設計。多媒體可重構處理器REMUS_HPP在200 MHz的頻率下可實現(xiàn)H.264格式高清分辨率視頻30幀每秒的實時解碼,能量效率是XPP-III的15倍。加解密可重構處理器REPROC在400 MHz的工作頻率下運行128比特分組的AES算法時,吞吐率可達51.2Gbps,能量效率高于多核處理器架構兩個數(shù)量級。
【學位授予單位】：清華大學
【學位級別】：博士
【學位授予年份】：2014
【分類號】：TP332
【圖文】：

通用處理器、AS

可重構處理單元結構圖

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本文編號：2714661