【摘要】：隨著半導(dǎo)體的工藝尺寸不斷縮小、電路設(shè)計的規(guī)模越來越大,計算機(jī)系統(tǒng)的核心部件——處理器,尤其是高性能通用處理器,正面臨著高可靠性、高質(zhì)量、低成本以及更短的產(chǎn)品上市時間等日益嚴(yán)峻的挑戰(zhàn)。與此同時,處理器的測試變得越來越困難,測試的成本也在不斷升高。為了降低處理器芯片的測試難度,降低芯片的測試成本,并縮短產(chǎn)品的上市時間,必須在設(shè)計階段加入可測試性設(shè)計(Design For Testability,DFT),來提高芯片的可測試性。 保證測試質(zhì)量、降低測試成本是DFT設(shè)計所追求的兩個重要目標(biāo)。然而,一方面,集成電路規(guī)模的不斷增加導(dǎo)致測試數(shù)據(jù)量迅速膨脹;另一方面,進(jìn)入深亞微米階段,各種與時延相關(guān)的故障變得越來越突出,相比傳統(tǒng)的固定型故障測試,時延測試的向量個數(shù)明顯增多,也加劇了測試數(shù)據(jù)量的膨脹,進(jìn)而導(dǎo)致測試成本的增加。因此,如何利用測試壓縮技術(shù)有效地降低測試數(shù)據(jù)量,已經(jīng)成為測試領(lǐng)域普遍關(guān)注的一個問題,測試壓縮技術(shù)也成為DFT設(shè)計的一個重要內(nèi)容。 本文研究了當(dāng)前主流的處理器芯片采用的各種可測試性設(shè)計方法,并結(jié)合一款高性能通用處理器介紹了這些DFT方法的具體應(yīng)用以及在實(shí)際應(yīng)用中的關(guān)鍵問題;在測試壓縮方面,本文主要針對測試激勵數(shù)據(jù),系統(tǒng)介紹了測試壓縮領(lǐng)域的研究成果,在此基礎(chǔ)上提出了一種基于組合電路的解壓縮電路設(shè)計方法,并通過在一款通用處理器IP核上的實(shí)驗(yàn)對廣播式掃描結(jié)構(gòu)的壓縮效果進(jìn)行了評估。本文的主要工作包括: 1.結(jié)合在處理器上的工業(yè)應(yīng)用,對各種DFT方法進(jìn)行了綜述。包括內(nèi)部掃描設(shè)計、內(nèi)建自測試、測試點(diǎn)插入、邊界掃描設(shè)計等,并對DFT技術(shù)的一些熱點(diǎn)問題進(jìn)行了總結(jié)和分析; 2.介紹了在一款高性能通用處理器芯片中各種DFT技術(shù)的應(yīng)用。結(jié)合工程項(xiàng)目中的具體問題,采用了有效的可測試性解決方案,并針對不同類型的故障產(chǎn)生了測試向量。實(shí)驗(yàn)結(jié)果表明通過結(jié)合多種DFT方法,該處理器設(shè)計獲得了較高的故障覆蓋率; 3.提出一種基于組合電路的測試壓縮方法。本文對研究領(lǐng)域提出的各種測試壓縮方法進(jìn)行了深入分析,提出一種用組合電路實(shí)現(xiàn)解壓縮電路的方法,只需少量的外部輸入管腳,可以驅(qū)動大量的內(nèi)部掃描鏈。這種方法利用確定性測試向量中存在的大量不確定位(X位),采用對測試向量進(jìn)行掃描切片劃分和兼容賦值的思想。實(shí)驗(yàn)結(jié)果表明,對于ISCAS89基準(zhǔn)電路,所提出的方法能夠達(dá)到90%以上的測試數(shù)據(jù)壓縮率。同時,能結(jié)合大量掃描鏈的設(shè)計,有效地降低測試時間; 4.通過在一款通用處理器IP核上的實(shí)驗(yàn)證實(shí)了一種典型的測試壓縮結(jié)構(gòu)——廣播式掃描結(jié)構(gòu)在應(yīng)用中的高效性。
【圖文】：

般比固定型故障測試復(fù)雜得多，因?yàn)闀r延測試向量需要滿足障敏化和故障傳播序列），因此時延故障比固定型故障更難往往不如固定型故障覆蓋率高。在全掃描設(shè)計中，固定型故以上，并且 DFT 設(shè)計越好，覆蓋率會越高，而時延測試的覆。延測試的選擇再次歸結(jié)為功能測試和結(jié)構(gòu)性測試的較量。由難度大，而邏輯內(nèi)建自測試存在故障覆蓋率、面積和性能障很有用，但是由于偽隨機(jī)測試向量敏化關(guān)鍵路徑的概率適合用于通路時延測試。相比之下，基于掃描和 ATPG 的時方法，已經(jīng)獲得了工業(yè)界的認(rèn)可，因此在這里我們主要討論時延測試要求測試向量能夠從一個掃描單元或一個原始輸‘0’到‘1’或從‘1’到‘0’的跳變，然后在掃描單元或原始輸出端在于產(chǎn)生一對用于觸發(fā)跳變（launch）和捕獲（capture）的種常用的時序控制方法。

高性能通用處理器的可測試性設(shè)計研究拉低帶來過緊的通路時延約束而導(dǎo)致測試良品率比實(shí)際水平aunch from capture[28]方法（也稱為 Broadside 方法），如圖 2下的一對時鐘脈沖分別進(jìn)行觸發(fā)和捕獲。其優(yōu)點(diǎn)是對掃描使降低，缺點(diǎn)是 ATPG 算法復(fù)雜、ATPG 運(yùn)行時間較長、故障覆
【學(xué)位授予單位】：中國科學(xué)院研究生院（計算技術(shù)研究所）
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2006
【分類號】：TP332

【引證文獻(xiàn)】

相關(guān)碩士學(xué)位論文 前1條

1 王松;基于掃描結(jié)構(gòu)的低功耗測試方法研究[D];湖南大學(xué);2009年

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本文編號：2709736