【摘要】：VLSI技術(shù)的迅猛發(fā)展和計(jì)算密集型應(yīng)用的不斷涌現(xiàn),驅(qū)動(dòng)計(jì)算機(jī)體系結(jié)構(gòu)不斷革新,高性能可擴(kuò)展的并行體系結(jié)構(gòu)成為學(xué)術(shù)界和工業(yè)界關(guān)注的焦點(diǎn)。流體系結(jié)構(gòu)以結(jié)構(gòu)簡(jiǎn)單、芯片資源利用率高、并行計(jì)算能力強(qiáng)、可擴(kuò)展性好等顯著優(yōu)勢(shì),逐漸成為未來(lái)并行體系結(jié)構(gòu)的一個(gè)重要分支。新興流處理器如Imagine、Merrimac、FT64、MASA、Cell、NVIDIA G80、Storm DSP、Tiles64等,都得到了廣泛的關(guān)注。隨著對(duì)流體系結(jié)構(gòu)研究的不斷深入,一些新的問(wèn)題不斷產(chǎn)生,如流體系結(jié)構(gòu)片上指令存儲(chǔ)器利用率不高、單一的SIMD執(zhí)行模式對(duì)流應(yīng)用領(lǐng)域的限制、流體系結(jié)構(gòu)不斷擴(kuò)展帶來(lái)的仿真成本和仿真速度之間的矛盾等問(wèn)題。在這樣的背景下,作者選擇了“流體系結(jié)構(gòu)指令管理及系統(tǒng)虛擬化仿真技術(shù)研究”作為論文課題。 本文對(duì)流體系結(jié)構(gòu)進(jìn)行了深入系統(tǒng)的研究,研究的內(nèi)容涉及kernel指令碼分析、指令存儲(chǔ)器設(shè)計(jì)、流體系結(jié)構(gòu)執(zhí)行模式、基于FPGA的流體系結(jié)構(gòu)仿真系統(tǒng)優(yōu)化等關(guān)鍵領(lǐng)域。本文的工作和創(chuàng)新主要體現(xiàn)在: 1.提出了一種提高流體系結(jié)構(gòu)片上指令存儲(chǔ)器利用率的解決方案——基于kernel熱代碼管理的指令存儲(chǔ)器。本文建立了Kernel-SPM模型,從kernel特征分析出發(fā),定義了kernel熱代碼,并提出了kernel熱代碼定理和kernel熱代碼的查找方法。根據(jù)kernel熱代碼的特征,本文提出了kernel熱代碼和kernel涼代碼分別管理的kernel指令管理策略,并構(gòu)建了基于kernel熱代碼優(yōu)化的軟件管理指令存儲(chǔ)器和軟硬件混合管理指令存儲(chǔ)器。實(shí)驗(yàn)表明,在合適的配置下,兩種存儲(chǔ)結(jié)構(gòu)都能有效的降低片上指令存儲(chǔ)器的面積開銷,且對(duì)程序的性能影響較小。 2.提出了VLIW分域壓縮技術(shù),設(shè)計(jì)并實(shí)現(xiàn)了流體系結(jié)構(gòu)全分布式指令存儲(chǔ)器。本文首先通過(guò)對(duì)一系列典型流應(yīng)用的測(cè)試分析,量化了VLIW各子域的空操作比例。針對(duì)于流應(yīng)用中VLIW稀疏問(wèn)題,提出了VLIW分域壓縮技術(shù),設(shè)計(jì)了流體系結(jié)構(gòu)全分布式指令存儲(chǔ)器,并提出了流體系結(jié)構(gòu)SIMD流水執(zhí)行模式。實(shí)驗(yàn)證明,分域壓縮技術(shù)與全分布式指令存儲(chǔ)器結(jié)合,能有效的減少流體系結(jié)構(gòu)中指令碼對(duì)片上指令存儲(chǔ)空間和存儲(chǔ)帶寬的需求。 3.提出了流處理器多態(tài)技術(shù),并完成了流體系結(jié)構(gòu)SIMD流水態(tài)、MIMD態(tài)和分布式流寄存器文件的設(shè)計(jì)實(shí)現(xiàn)。本文首先分析了SIMD執(zhí)行模式對(duì)流體系結(jié)構(gòu)應(yīng)用領(lǐng)域擴(kuò)展的限制,然后針對(duì)于流應(yīng)用中流呈現(xiàn)出的多態(tài)性,提出了多態(tài)流體系結(jié)構(gòu),擴(kuò)展了經(jīng)典流體系結(jié)構(gòu)中單一的SIMD執(zhí)行模式,引入了SIMD流水態(tài)和MIMD態(tài),設(shè)計(jì)了相應(yīng)的分布式流寄存器文件,并研究了多態(tài)流體系結(jié)構(gòu)編程接口等問(wèn)題。實(shí)驗(yàn)表明,多態(tài)流體系結(jié)構(gòu)不僅兼容了經(jīng)典流體系結(jié)構(gòu)的執(zhí)行模式,而且能更好滿足新型流應(yīng)用的需求。 4.提出了系統(tǒng)虛擬化仿真技術(shù),設(shè)計(jì)并實(shí)現(xiàn)了MASA流體系結(jié)構(gòu)虛擬仿真平臺(tái)。本文提出了系統(tǒng)虛擬化仿真模型,包括虛擬計(jì)算頁(yè)仿真模型、存儲(chǔ)頁(yè)旋轉(zhuǎn)模型以及簇內(nèi)功能配置模型,并提出了虛擬仿真系統(tǒng)的設(shè)計(jì)方法。本文構(gòu)建并分析了MASA流體系結(jié)構(gòu)虛擬仿真平臺(tái),實(shí)驗(yàn)表明,系統(tǒng)虛擬化仿真模型能有效的降低流處理器仿真系統(tǒng)對(duì)FPGA資源的需求,且其帶來(lái)的仿真時(shí)間增量是可接受的。另外,本文進(jìn)一步擴(kuò)展了系統(tǒng)虛擬化仿真模型,提出了適用于SIMD體系結(jié)構(gòu)的多頻時(shí)鐘耦合虛擬仿真技術(shù)和對(duì)稱多核體系結(jié)構(gòu)虛擬仿真模型。實(shí)驗(yàn)表明,系統(tǒng)虛擬化仿真技術(shù)不僅適用于流體系結(jié)構(gòu),而且能在SIMD、對(duì)稱多核等對(duì)稱體系結(jié)構(gòu)仿真中有效的減少仿真系統(tǒng)資源消耗,增大可仿真系統(tǒng)的規(guī)模。
【圖文】：

（d）二維相關(guān)矩陣：流場(chǎng) （e） 高速圖像變換與目標(biāo)識(shí)別 （f）生物計(jì)算：分子動(dòng)力學(xué)圖 1.1 計(jì)算密集型應(yīng)用領(lǐng)域大量的數(shù)據(jù)級(jí)并行。應(yīng)用程序中數(shù)據(jù)處理過(guò)程中相互間的依賴度很低，且通常核心程序需要在大量的數(shù)據(jù)集合上執(zhí)行相同的操作，這使得大量的數(shù)據(jù)可以被同時(shí)處理。如流體力學(xué)中解恒定流場(chǎng)的偏微分方程時(shí)，各個(gè)通量可以并行處理，每個(gè)通量的各個(gè)節(jié)點(diǎn)數(shù)據(jù)也可以被并行處理。另外，在媒體應(yīng)用中，存在大量 8bit、16bit 等低精度類型的數(shù)據(jù)，為了節(jié)省硬件開銷，多個(gè)低精度的數(shù)據(jù)通常被合成一個(gè)高精度的數(shù)據(jù)同時(shí)處理，這種子字并行的方式[10]也成為數(shù)據(jù)級(jí)并行的另一種體現(xiàn)。數(shù)據(jù)級(jí)并行要求處理器具有高效的開發(fā)數(shù)據(jù)級(jí)并行性的硬件機(jī)制。生產(chǎn)者-消費(fèi)者局域性。數(shù)據(jù)訪問(wèn)具有典型的流式特征，即一個(gè)計(jì)算核心產(chǎn)生的運(yùn)算結(jié)果將作為后續(xù)核心的輸入數(shù)據(jù)集。與傳統(tǒng)應(yīng)用中存在的時(shí)間和空間局域性不同，生產(chǎn)者-消費(fèi)者數(shù)據(jù)局域性不符合 LRU (Least RecentlyUsed)規(guī)則，因此，Cache 不能有效的利用該數(shù)據(jù)訪問(wèn)特性，甚至可能阻礙系統(tǒng)性能的提升[11]。生產(chǎn)者-消費(fèi)者局域性要求處理器具有合理的存儲(chǔ)層

國(guó)防科學(xué)技術(shù)大學(xué)研究生院博士學(xué)位論文長(zhǎng)。隨著芯片上可集成的晶體管數(shù)目呈指數(shù)級(jí)增長(zhǎng)，截至目前，半導(dǎo)體工備單片集成數(shù)十億支晶體管的能力[14]，例如 Intel 公司推出的下一代 Itanium器(Tukwila)將集成 20 億支晶體管[15]。并且根據(jù)國(guó)際半導(dǎo)體技術(shù)路線機(jī)構(gòu)(ITernational Technology Roadmap for Semiconductors)[16]2009 年預(yù)測(cè)，2016 年以處理器芯片集成的晶體管數(shù)目將接近百億，如圖 1.2[16]所示。半導(dǎo)體工藝的動(dòng)微處理器進(jìn)入十億支晶體管體系結(jié)構(gòu)(BTAs: Billion-Transistor Architectur代，為系統(tǒng)設(shè)計(jì)者提供了大量的硬件資源用于構(gòu)建更高性能處理芯片，也處理器體系結(jié)構(gòu)設(shè)計(jì)帶來(lái)了新的機(jī)遇與挑戰(zhàn)。日益增加的晶體管資源給處理器提供了廣闊的發(fā)展空間，，但隨著處理器斷增大，芯片設(shè)計(jì)和驗(yàn)證將變得日益復(fù)雜，面對(duì)這些問(wèn)題，未來(lái)的處理器構(gòu)將更偏向于結(jié)構(gòu)上的層次化和功能上的模塊化與分布化的設(shè)計(jì)理念[14]。因稱多核、眾核以及 clustered 等體系結(jié)構(gòu)被廣泛關(guān)注。它們采用資源復(fù)制的方僅能更有效的利用芯片上的晶體管資源，而且其規(guī)模可根據(jù)應(yīng)用的性能需擴(kuò)展，更有利于提高處理器性能。
【學(xué)位授予單位】：國(guó)防科學(xué)技術(shù)大學(xué)
【學(xué)位級(jí)別】：博士
【學(xué)位授予年份】：2010
【分類號(hào)】：TP332

【參考文獻(xiàn)】

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3 鄧宇;基于圖著色的存儲(chǔ)層次優(yōu)化技術(shù)研究[D];國(guó)防科學(xué)技術(shù)大學(xué);2007年

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本文編號(hào)：2708532