【摘要】：隨著芯片集成度的和工作負載的提高,電路設(shè)計中對于速度和功耗的要求越來越嚴格,而基于全局時鐘的同步電路設(shè)計方法由于其時鐘先天性的缺陷面臨越來越大的挑戰(zhàn)。與此同時,異步電路設(shè)計具有低功耗,高性能的一系列優(yōu)勢,使其成為研究關(guān)注的重點。 本文以數(shù)據(jù)流處理器為研究對象,研究了異步電路的設(shè)計方法。并通過異步映射的方式,分離出系統(tǒng)中的數(shù)據(jù)通路和控制通路,將各結(jié)構(gòu)單元進行異步電路的替換;通過控制結(jié)構(gòu)的替換,采用握手協(xié)議取代同步全局時鐘,并保留流水線的功能,設(shè)計了異步流水結(jié)構(gòu)的數(shù)據(jù)流處理器結(jié)構(gòu),并達到了降低功耗的主要研究目的。在此設(shè)計思路的基礎(chǔ)上,本文主要的創(chuàng)新和貢獻之處在于: 1.本文總結(jié)了異步映射的異步流水線設(shè)計方法。 2.在異步映射設(shè)計方法的基礎(chǔ)上,本文提出了改進型自控式單元,應(yīng)用于數(shù)據(jù)流處理器異步映射的實現(xiàn),并用該結(jié)構(gòu)完成了異步控制結(jié)構(gòu)的功能和4相握手協(xié)議的實現(xiàn)。 3.基于數(shù)據(jù)流處理器自身的結(jié)構(gòu)特點,本文提出了2級循環(huán)分支合并的異步流水結(jié)構(gòu),將改進型自控式單元應(yīng)用于各結(jié)構(gòu)模塊,完成了異步數(shù)據(jù)流處理器系統(tǒng)的實現(xiàn)。
【圖文】：

HDL綜合報告Fig.2-2HDLsynthesisreport

控式單元的4級線性流水線模型[6]如圖3-3所示。此結(jié)構(gòu)除了參考異步電路握手通信協(xié)議外，還可以在有效數(shù)據(jù)未準備就緒的情況下，將流水線的一級或多級關(guān)閉。此項特性應(yīng)用在復(fù)雜流水線設(shè)計中，ack信號與使能信號進行邏輯與、或操作，可以組合出控制各個不同流水級不同工作狀態(tài)的控制信號。另外需要注意的是，為了滿足基于鎖存器的工作模式，相鄰級別的初始控制信號必須相反，，以確保初始化工作后的震蕩模式正確。圖 3-3 基于自控式單元的 4 級流水結(jié)構(gòu)Fig. 3-3 the structure of 4 stage pipeline with self-controlled cell[6]3.5 復(fù)雜流水線基本控制單元分類一般流水線可分為控制邏輯和數(shù)據(jù)單元�？刂七壿嬝撠�(zé)對指令和流水線的狀態(tài)進行調(diào)度和調(diào)節(jié)；數(shù)據(jù)單元負責(zé)各流水級上的數(shù)據(jù)處理的完成�？刂七壿嬻w現(xiàn)流水線的復(fù)雜度，而數(shù)據(jù)單元反映流水線的運算能力。而復(fù)雜流水線的復(fù)雜度主要就是體現(xiàn)在控制邏輯上。復(fù)雜流水線的控制邏輯一般會包含以下基本結(jié)構(gòu)單元[34](1) 合并結(jié)構(gòu)（JOIN）：為多對一的結(jié)構(gòu)形式，對應(yīng)分支結(jié)構(gòu)，不需要選擇信號。等待所有輸入數(shù)據(jù)有效時將其合并到單一輸出上。該結(jié)構(gòu)也常用于并行流水線的：
【學(xué)位授予單位】：上海交通大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2011
【分類號】：TP332

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本文編號：2704146