【摘要】： 越來越復(fù)雜的應(yīng)用需求對嵌入式微處理器設(shè)計(jì)提出了更高的要求,嵌入式微處理器的設(shè)計(jì)要求高性能、低功耗、結(jié)構(gòu)可擴(kuò)展、成本低以及設(shè)計(jì)時(shí)間短。已經(jīng)成熟的嵌入式微處理器設(shè)計(jì)技術(shù)在新的挑戰(zhàn)面前已經(jīng)開始顯露出設(shè)計(jì)周期長、成本高、靈活性不足、處理器性能不平衡、驗(yàn)證與測試?yán)щy等缺點(diǎn)。因此,嵌入式微處理器的發(fā)展在不斷提高半導(dǎo)體工藝水平的同時(shí),也在不斷地尋求新的嵌入式微處理器體系結(jié)構(gòu)技術(shù)與設(shè)計(jì)方法。 本文在嵌入式微處理器體系結(jié)構(gòu)研究中,結(jié)合面向特定應(yīng)用定制微處理器的設(shè)計(jì)技術(shù),提出了以定制處理器內(nèi)核與異步電路技術(shù)為基礎(chǔ)的嵌入式微處理器體系結(jié)構(gòu),力圖在性能、功耗與設(shè)計(jì)靈活性之間獲取最佳的設(shè)計(jì)折衷。本文重點(diǎn)研究了該嵌入式微處理器體系結(jié)構(gòu)設(shè)計(jì)與實(shí)現(xiàn)的核心關(guān)鍵技術(shù),主要包括體系結(jié)構(gòu)的研究、軟硬件協(xié)同設(shè)計(jì)開發(fā)環(huán)境的構(gòu)建、異步集成電路設(shè)計(jì)方法、異步功能單元設(shè)計(jì)以及低功耗互連網(wǎng)絡(luò),并在上述關(guān)鍵技術(shù)研究的基礎(chǔ)之上,設(shè)計(jì)實(shí)現(xiàn)了基于該體系結(jié)構(gòu)的芯片原型,有效驗(yàn)證了本文的相關(guān)研究工作。 本文所取得的研究成果主要有: 1.提出了異步數(shù)據(jù)觸發(fā)體系結(jié)構(gòu),該體系結(jié)構(gòu)可以根據(jù)不同的應(yīng)用需求對處理器內(nèi)核進(jìn)行定制,硬件支持寄存器文件分割與復(fù)雜的定制功能單元,并且可以靈活地對其進(jìn)行添加或者刪除,具有非常好的設(shè)計(jì)靈活性與可擴(kuò)展性。與之對應(yīng)的軟硬件協(xié)同設(shè)計(jì)開發(fā)環(huán)境解決了指令集定制與可重定向編譯等問題,能夠?qū)崿F(xiàn)內(nèi)核的自動(dòng)化生成,內(nèi)部可以采用異步功能單元與同步功能單元混合設(shè)計(jì)的方法,以及低功耗的互連網(wǎng)絡(luò),既兼顧了性能,又具有低功耗的特性,為要求高性能、低功耗的嵌入式應(yīng)用領(lǐng)域提供了一種非常好的體系結(jié)構(gòu)設(shè)計(jì)模板。 2.提出了實(shí)用有效的異步集成電路設(shè)計(jì)方法,該設(shè)計(jì)方法解決了異步電路設(shè)計(jì)與現(xiàn)有成熟的同步EDA設(shè)計(jì)工具相結(jié)合的問題,自動(dòng)化程度高,提高了設(shè)計(jì)效率。在設(shè)計(jì)過程中采用數(shù)據(jù)通路與控制通路分離設(shè)計(jì)的方法,數(shù)據(jù)通路的設(shè)計(jì)與同步電路設(shè)計(jì)完全一樣,而控制通路中的關(guān)鍵部件采用定制宏單元的方式實(shí)現(xiàn),具有較強(qiáng)的設(shè)計(jì)靈活性與實(shí)用性。 3.提出并設(shè)計(jì)實(shí)現(xiàn)了異步數(shù)據(jù)觸發(fā)體系結(jié)構(gòu)中的關(guān)鍵異步功能單元。通過對異步功能單元的設(shè)計(jì)實(shí)現(xiàn),研究了異步數(shù)據(jù)觸發(fā)體系結(jié)構(gòu)中異步功能單元的特點(diǎn),驗(yàn)證了異步集成電路設(shè)計(jì)方法的有效性,同時(shí)解決了異步電路設(shè)計(jì)中所遇到的一些具體技術(shù)問題,為后續(xù)的研究與設(shè)計(jì)提供了很好的借鑒意義。通過對異步功能單元性能與功耗的測試,也從一個(gè)方面證明了采用異步數(shù)據(jù)觸發(fā)體系結(jié)構(gòu),能夠在不損失性能的情況下實(shí)現(xiàn)低功耗的目的。 4.提出并設(shè)計(jì)了異步數(shù)據(jù)觸發(fā)體系結(jié)構(gòu)中的低功耗互連網(wǎng)絡(luò)。在電路級,設(shè)計(jì)了單端并行傳輸模式下的低擺幅互連電路的驅(qū)動(dòng)端與接收端,并將其以宏單元的方式實(shí)現(xiàn),與標(biāo)準(zhǔn)單元一起提供給EDA工具;同時(shí)建立了低擺幅電路的延時(shí)與功耗評估模型,可以在設(shè)計(jì)過程中對互連設(shè)計(jì)進(jìn)行評估及優(yōu)化。在系統(tǒng)級,采用段式互連的總線結(jié)構(gòu),提出了相應(yīng)的路由及優(yōu)化算法,能夠有效地減少總線組數(shù),同時(shí)降低互連的延時(shí)與功耗。兩個(gè)層次上的低功耗互連技術(shù)進(jìn)行結(jié)合,最終實(shí)現(xiàn)了低功耗的互連網(wǎng)絡(luò)。 5.設(shè)計(jì)實(shí)現(xiàn)了兩款基于異步數(shù)據(jù)觸發(fā)體系結(jié)構(gòu)的微處理器原型。結(jié)合所有的研究工作,面向兩個(gè)比較具有代表性的應(yīng)用領(lǐng)域,本文設(shè)計(jì)實(shí)現(xiàn)了兩款微處理器原型。通過分別運(yùn)行實(shí)際的核心應(yīng)用程序,測試了它們的性能以及功耗,證實(shí)了采用異步數(shù)據(jù)觸發(fā)體系結(jié)構(gòu)的微處理器可以在保證性能的前提下有效降低系統(tǒng)的功耗。 微處理器原型的成功實(shí)現(xiàn)與測試,對本文提出的異步數(shù)據(jù)觸發(fā)體系結(jié)構(gòu)、異步集成電路設(shè)計(jì)方法以及一系列關(guān)鍵技術(shù)的研究進(jìn)行了有效的驗(yàn)證。
【圖文】：

所設(shè)計(jì)電路的性能。因此，，根據(jù)延遲匹配信息設(shè)計(jì)延遲宏單元也是非常重要的一個(gè)步驟。簡單的延遲單元可以通過偶數(shù)個(gè)反相器串聯(lián)而成，如圖3一13所示。outPut一一一一一

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