【摘要】：本課題是設(shè)計(jì)一款基于PowerPC體系結(jié)構(gòu)的微處理器,重點(diǎn)針對(duì)整數(shù)單元進(jìn)行設(shè)計(jì)與實(shí)現(xiàn)工作。整數(shù)單元是微處理器的核心運(yùn)算單元,因此它的設(shè)計(jì)直接影響著整個(gè)系統(tǒng)的CPI和功耗指標(biāo)。本課題的微處理器在結(jié)構(gòu)上設(shè)計(jì)了兩個(gè)并行的整數(shù)單元(IU1和IU2),這樣可以同時(shí)處理兩條整數(shù)指令。在綜合考慮微處理器的性能和硬件消耗上,本文主要設(shè)計(jì)并實(shí)現(xiàn)了整數(shù)單元的幾個(gè)重要模塊:加法器、乘法器、除法器,并且對(duì)設(shè)計(jì)的電路進(jìn)行了驗(yàn)證。 在分析設(shè)計(jì)這幾個(gè)重點(diǎn)模塊時(shí),本文提出了一些針對(duì)算法或電路的優(yōu)化。對(duì)于加法器的設(shè)計(jì),本微處理器采用了超前進(jìn)位加法器,并進(jìn)行了級(jí)間進(jìn)位的折衷處理,提高性能的同時(shí)兼顧了通用性。乘法器本文采用了改進(jìn)Booth算法,在乘數(shù)編碼時(shí),我們采用多周期方式來(lái)實(shí)現(xiàn),這樣做在很大程度上簡(jiǎn)化了編碼電路、部分積電路、以及壓縮器電路,使版圖的面積節(jié)省了70%,有效地折衷了性能和消耗。除法器的設(shè)計(jì)上,本文有別于其它微處理器,在硬件上設(shè)計(jì)了一款能夠獨(dú)立完成有符號(hào)和無(wú)符號(hào)除法指令的功能模塊,每周期能夠產(chǎn)生2位商,有效地提高了除法的運(yùn)算能力。 論文的最后,通過(guò)模塊級(jí)和系統(tǒng)級(jí)的兩種驗(yàn)證方式,可以表明整數(shù)單元在500MHz主頻下完全到達(dá)設(shè)計(jì)要求。
【圖文】：

基于 PowerPC 體系機(jī)構(gòu) X 型微處理器整數(shù)單元的設(shè)計(jì)與實(shí)現(xiàn)的作用是把 3-2 壓縮器產(chǎn)生的操作數(shù)進(jìn)行最終的果。因此最終加法器是整合乘法運(yùn)算結(jié)果的關(guān)用了前面章節(jié)介紹的超前進(jìn)位加法器和進(jìn)位選以更有效地減少延時(shí)。法器的原則是：在高位的處理單元，把進(jìn)位為 ，，當(dāng)?shù)臀坏倪M(jìn)位傳播到高位時(shí)，再根據(jù)進(jìn)位選擇加法器的示意圖。此加法器的延遲較小，但的硬件來(lái)計(jì)算 0 和 1 兩種進(jìn)位結(jié)果。因此，把相結(jié)合，只考慮在最高 8 位的兩個(gè)子單元采用的結(jié)合兩個(gè)加法器的優(yōu)點(diǎn)，使整個(gè)單元的效率更

個(gè)輸出是 Z1 到 Z5，ZN 是“hot one”。表 4.4 編碼器輸入-輸出真值表3 A2 A1 編碼位 Z Z1 Z2 Z3 Z4 0 0 0 0 0 0 1 0 0 0 0 1 +X 0 1 0 0 0 0 1 0 +X 0 1 0 0 0 0 1 1 +2X 1 0 0 0 0 1 0 0 -2X 0 0 0 0 1 1 0 1 -X 0 0 0 1 0 1 1 0 -X 0 0 0 1 0 1 1 1 0 0 0 1 0 0 根據(jù)表 4.4 給出的真值表，我們可以設(shè)計(jì)出電路結(jié)構(gòu)，如下圖：
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2011
【分類號(hào)】：TP332

【參考文獻(xiàn)】

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本文編號(hào)：2702849