【摘要】：FT-Matrix處理器是國(guó)防科技大學(xué)設(shè)計(jì)的一款高性能DSP,主要面向3GPP-LTE無(wú)線通信基帶處理領(lǐng)域。采用VLIW結(jié)構(gòu),16/32位可變長(zhǎng)類(lèi)RSIC指令集,每周期最大流出10條指令。處理器的運(yùn)算分為標(biāo)量和向量?jī)刹糠诌\(yùn)算單元,標(biāo)量單元負(fù)責(zé)簡(jiǎn)單的計(jì)算以及程序流控,向量單元內(nèi)含有多個(gè)向量運(yùn)算部件,提供主要的運(yùn)算能力。每周期指令流出數(shù)增加和可變長(zhǎng)的指令集,使得指令派發(fā)部件變得極為復(fù)雜。 為了設(shè)計(jì)出更高性能的指令派發(fā)部件,文章從應(yīng)用程序仿真入手,以運(yùn)算量的分析為依據(jù)從處理器體系結(jié)構(gòu)的上進(jìn)行功能部件的合并簡(jiǎn)化,然后從軟硬兩方面展開(kāi)設(shè)計(jì),一方面調(diào)整指令執(zhí)行包格式,另一方面優(yōu)化指令派發(fā)邏輯,最終完成了高性能指令派發(fā)部件的設(shè)計(jì)。 本文的研究成果主要包括以下幾個(gè)方面: 首先,進(jìn)行了針對(duì)3GPP-LTE基帶處理系統(tǒng)的仿真,得到了整個(gè)基帶處理系統(tǒng)的主要運(yùn)算和各種操作運(yùn)算量的統(tǒng)計(jì),為處理器指令集體系結(jié)構(gòu)的設(shè)計(jì)優(yōu)化提供了依據(jù)。 接著,通過(guò)分析匯編器與派發(fā)部件硬件之間的關(guān)系,提出了用編譯器時(shí)間換取硬件代價(jià)的方法。調(diào)整指令執(zhí)行包的格式,將部分本應(yīng)由硬件完成的邏輯交由匯編器在編譯階段完成,從而簡(jiǎn)化派發(fā)部件的硬件復(fù)雜度。 然后是優(yōu)化設(shè)計(jì)了派發(fā)部件邏輯結(jié)構(gòu),使派發(fā)部件在處理指令并行信息的同時(shí)處理指令的目的功能單元的信息,從而提高了指令派發(fā)的并行度。這種并行的派發(fā)結(jié)構(gòu)較傳統(tǒng)的串行派發(fā)結(jié)構(gòu)能縮短關(guān)鍵路徑1/3以上,極大的提高了派發(fā)部件性能。分析了指令控制流水線中可能導(dǎo)致流水線暫停的幾種情況,并給出了具體解決方法。 最后研究當(dāng)前微處理器設(shè)計(jì)的主要驗(yàn)證方法策略,完成對(duì)FT-Matrix處理器派發(fā)部件的模塊級(jí)、部件級(jí)驗(yàn)證,給出綜合優(yōu)化策略及結(jié)果。
【圖文】：

圖 1-4 TMS320C64X+的兩種取指包圖 1-5 程序在內(nèi)核中的存儲(chǔ).4 跨邊界派發(fā)技術(shù)傳統(tǒng) VLIW 體系結(jié)構(gòu)指令包必須位于一個(gè)取指包內(nèi)部。如 TMS320C62 處理器包邊界對(duì)齊取指包。對(duì)于一個(gè)八流出的處理器，如果兩個(gè)連續(xù)的執(zhí)行包 EP1、EP別為 3 和 6 ，則 EP2 不能和 EP1 放在同一取指包內(nèi)，即 EP2 必須放在下一個(gè)取指

圖 2-3 執(zhí)行包在存儲(chǔ)器中的位置3 描述了多個(gè)執(zhí)行包在存儲(chǔ)器中的位置，其中括號(hào)中的內(nèi)容含義如下的低 16 位，H16 表示 32 位指令的高 16 位，，16 表示 16 位指令，32 表色和陰影來(lái)區(qū)分相鄰的兩個(gè)執(zhí)行包。2.3 FT-Matrix 的指令控制流水線Matrix 的指令控制流水線atrix 的流水線可以分為取指，譯碼，執(zhí)行三個(gè)階段，取指部分包括 PG, 碼包括 DP，DC 兩站，執(zhí)行部分根據(jù)功能單元的不同包括 E1 到 E5 站圖 2-4 流水線各個(gè)階段圖示
【學(xué)位授予單位】：國(guó)防科學(xué)技術(shù)大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2010
【分類(lèi)號(hào)】：TP332

【參考文獻(xiàn)】

相關(guān)期刊論文 前1條

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本文編號(hào)：2701931