【摘要】： 本設(shè)計是國防科學(xué)技術(shù)大學(xué)自主高性能多核CPU中的一個關(guān)鍵模塊。此CPU是一款面向流應(yīng)用的64位高性能微處理器,設(shè)計頻率為1.5GHz,要達到如此高頻率的設(shè)計要求,在現(xiàn)有技術(shù)水平下,只用半定制設(shè)計滿足不了,必須對關(guān)鍵路徑上的關(guān)鍵模塊進行全定制設(shè)計。經(jīng)分析,STB(store buffer)即為關(guān)鍵模塊,需要全定制設(shè)計。STB模塊包括一個CAM陣列和一個SRAM陣列以及外圍控制電路。本文對CAM陣列及外圍控制電路進行了設(shè)計及實現(xiàn)。 本文用全定制設(shè)計方法在65nm CMOS工藝下設(shè)計實現(xiàn)了一款64×45bits的CAM模塊,完成了它的邏輯設(shè)計和功能驗證,在此基礎(chǔ)上進行了版圖設(shè)計和版圖驗證。 在電源電壓1V,溫度125℃下,本課題所設(shè)計的CAM寫入延遲小于523.6ps,讀出延遲小于533.66ps,匹配延遲小于318ps,達到設(shè)計指標。當使用DC調(diào)用本模塊后,本模塊部分的時序違反情況消失。 采用先進的65nm工藝會使面積有所減小,但會增大線延時,且寄生參數(shù)的影響會增大,而電源電壓的降低會帶來低功耗的優(yōu)勢,但同時也會增大延時。本設(shè)計在匹配結(jié)構(gòu)上采用了加速的分級匹配方式,而且可以進行讀操作與匹配操作并行處理。通過模擬數(shù)據(jù),將本設(shè)計與其他設(shè)計做對比,綜合考慮,本設(shè)計在速度上有很大優(yōu)勢。
【學(xué)位授予單位】：國防科學(xué)技術(shù)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2010
【分類號】：TP333

【引證文獻】

相關(guān)碩士學(xué)位論文 前1條

1 張家勝;65nm工藝下嵌入式SRAM技術(shù)的研究與實現(xiàn)[D];國防科學(xué)技術(shù)大學(xué);2011年

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本文編號：2701621