【摘要】： 日趨復(fù)雜化和多元化的嵌入式應(yīng)用對嵌入式微處理器的性能、功耗、成本等各項(xiàng)指標(biāo)提出了更高的需求。已成熟應(yīng)用的嵌入式微處理器體系結(jié)構(gòu)及設(shè)計(jì)技術(shù)因此而面臨著極大的挑戰(zhàn),嵌入式微處理器設(shè)計(jì)者必須尋求新的嵌入式微處理器體系結(jié)構(gòu)以及新的電路設(shè)計(jì)方法,以靈活滿足應(yīng)用對于嵌入式微處理器越來越高的要求。 本文針對嵌入式多媒體應(yīng)用,將傳輸觸發(fā)體系結(jié)構(gòu)和異步電路技術(shù)有機(jī)融合,首先探討了面向多媒體應(yīng)用的傳輸觸發(fā)微處理器體系結(jié)構(gòu),并采用異步電路技術(shù)對其中的關(guān)鍵功能單元進(jìn)行了設(shè)計(jì)與實(shí)現(xiàn),最后提出了一種基于異步功能單元的傳輸觸發(fā)微處理器原型結(jié)構(gòu)。 (1)首先,本文針對多媒體應(yīng)用的特點(diǎn),確定了面向多媒體應(yīng)用的傳輸觸發(fā)微處理器體系結(jié)構(gòu)參數(shù)。傳輸觸發(fā)微處理器內(nèi)核具有模塊化、結(jié)構(gòu)簡單、設(shè)計(jì)靈活等優(yōu)點(diǎn)。通過對多媒體應(yīng)用程序進(jìn)行分析,得到對傳輸觸發(fā)微處理器體系結(jié)構(gòu)設(shè)計(jì)有意義的特征參數(shù),為設(shè)計(jì)面向多媒體應(yīng)用的傳輸觸發(fā)微處理器提供了指導(dǎo)信息�；趹�(yīng)用程序分析結(jié)果,本文給出了傳輸觸發(fā)微處理器體系結(jié)構(gòu)框架,其功能單元比例和各種具體參數(shù)配置均符合多媒體應(yīng)用對嵌入式微處理器體系結(jié)構(gòu)的需求。 (2)其次,本文采用基于宏單元的異步電路設(shè)計(jì)流程在0.18μm工藝條件下設(shè)計(jì)實(shí)現(xiàn)了一款32位異步子字并行乘累加單元。該單元的數(shù)據(jù)通路采用特殊的部分積生成電路,通過把累加數(shù)作為部分積添加到壓縮樹,減少了一級累加的延遲;而且由于采用異步電路設(shè)計(jì),該單元的功耗相比對應(yīng)的同步單元具有較大的優(yōu)勢。 (3)同時(shí),本文設(shè)計(jì)了一款32位異步子字并行ALU單元。該單元能完成算術(shù)、邏輯、移位和多媒體擴(kuò)展等運(yùn)算。由于加法器是ALU單元的核心功能部件,它的性能決定著整個(gè)ALU單元的性能,所以本文主要對子字并行加法器進(jìn)行了設(shè)計(jì)。在0.18μm工藝條件下的評測結(jié)果表明,該異步單元在性能上和具有相同數(shù)據(jù)通路的同步ALU單元相當(dāng),在功耗方面則具有相當(dāng)大的優(yōu)勢。 (4)最后,本文提出了基于異步功能單元的傳輸觸發(fā)微處理器原型結(jié)構(gòu)。在面向多媒體應(yīng)用的傳輸觸發(fā)微處理器體系結(jié)構(gòu)基礎(chǔ)上,通過設(shè)計(jì)異步功能單元封裝模塊,將本文設(shè)計(jì)實(shí)現(xiàn)的異步子字并行乘累加單元和異步子字并行ALU單元應(yīng)用到傳輸觸發(fā)微處理器中,提出了基于異步功能單元的傳輸觸發(fā)微處理器原型結(jié)構(gòu)。這種結(jié)構(gòu)融合了傳輸觸發(fā)體系結(jié)構(gòu)和異步電路的優(yōu)點(diǎn),因而為要求高性能、低功耗的嵌入式應(yīng)用領(lǐng)域提供了一種非常好的設(shè)計(jì)模板。為探討異步功能單元對傳輸觸發(fā)微處理器各方面參數(shù)的影響,本文給出了這種結(jié)構(gòu)的初步評估。
【圖文】：

Rin+ A+ Rout+Ain+ Lt+ Aout+Rin- A- Rout-Ain- Lt- Aout-B+B-····圖 3.6 全解耦四段握手協(xié)議的 STG 描述在得到異步控制通路的 STG 描述后，即可進(jìn)行電路綜合。本章利用 P工具對電路的 STG 描述進(jìn)行優(yōu)化，并將優(yōu)化后的異步控制電路映射到標(biāo)上，，綜合得到速度無關(guān)電路(Speed Independent, SI)。綜合得到的電路可以C 單元實(shí)現(xiàn)還是用復(fù)雜的門電路實(shí)現(xiàn)，這里選擇使用復(fù)雜門電路實(shí)現(xiàn)，得段的鎖存控制電路（Latch controller）如圖 3.7 所示。

WnWnL0 L1圖 3.9 延遲單元電路結(jié)構(gòu)3.4 異步子字并行乘累加單元的實(shí)現(xiàn)及評測圖 1.10 所示的基于宏單元的異步集成電路設(shè)計(jì)流程，本章在 0.現(xiàn)了 32 位的異步子字并行乘累加單元。只不過這里不需要定制通路中的鎖存控制器采用復(fù)雜門電路實(shí)現(xiàn)。為了進(jìn)行對比，同款同步乘累加單元。該同步單元與異步單元具有相同的數(shù)據(jù)通水段鎖存器的時(shí)鐘生成方式：同步單元采用全局時(shí)鐘驅(qū)動(dòng)流水使用異步控制通路驅(qū)動(dòng)流水線鎖存器。用于評測的同步乘累加單元的模塊版圖如圖 3.10(a)、(b)所示。下面從面積、性能和功2 位異步乘累加單元和同步乘累加單元進(jìn)行比較。
【學(xué)位授予單位】：國防科學(xué)技術(shù)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2008
【分類號(hào)】：TP332

【引證文獻(xiàn)】

相關(guān)博士學(xué)位論文 前1條

1 石偉;基于數(shù)據(jù)觸發(fā)的多核異步微處理器關(guān)鍵技術(shù)研究[D];國防科學(xué)技術(shù)大學(xué);2010年

相關(guān)碩士學(xué)位論文 前1條

1 蘇博;低功耗數(shù)據(jù)觸發(fā)微處理器功能單元的設(shè)計(jì)與實(shí)現(xiàn)[D];國防科學(xué)技術(shù)大學(xué);2010年

本文編號(hào)：2701506