【摘要】： 乘法器是現(xiàn)代微處理器芯片中的關鍵部件，其主要設計思想，就是在結構復雜度和電路類型，以及速度和面積之間進行均衡。乘法運算是以大量的加法運算為基礎的，完成一次乘法運算的基本步驟是：產(chǎn)生部分積和對部分積進行求和。本文以此為基本出發(fā)點，對Booth算法進行了研究，并對用于壓縮部分積的各種加法陣列結構進行了分析和比較，結合該設計的指令集結構，提出了一種以CSA和4-2壓縮器共同作為基本加法單元的混合電路結構，構建了一種獨創(chuàng)的改進的Wallace樹型結構的乘法器，它在部分積求和過程中的硬件利用率達到了最高，并有效的改進了傳統(tǒng)Wallace樹和其他結構的缺陷。最終，采用全定制的設計方法流程，在電路和版圖上對基于流水線的此64位定點樹型乘法器進行了設計與實現(xiàn)。
【圖文】：

二(HI31~刃}】LO31~，o)一(PPO+PPI+…+PP16+PP17)二(HI31，。日LO31~。)一GpR!rs}:l… 0*GpRlrtl31~·。實現(xiàn)此功能的電路如圖4.7所示。圖4.7基4的Booth編碼電路圖中，有字母標識的模塊為基本的二選一多路選擇器，有數(shù)字標識的模塊是一個具有選擇功能的傳輸門結構，，其內(nèi)部電路如圖4.8所示。帶有三角形標識的長方形模塊代表一組邊沿觸發(fā)器。電路的有五個輸入信號，其中3個是乘數(shù)提供的Booth編碼位，另有一位是用于實現(xiàn)乘減功能的控制選擇信號，最后一位是觸發(fā)器的使能信號;三組/個輸出信號，第一組即是Booth編碼項產(chǎn)生五個控制選擇信號，另外兩個即為b_n和b夕。圖4.8具有選擇功能的傳輸門結構電路

入1.11\、|婦//rll一T丫丁UO(a)傳統(tǒng)異或門電路(b)叢于止選一多路選擇器的異或門電路圖4.H異或門電路結構4.4.5電路仿真結果對于以_L電路，本設計均采少}JMento:GraPhic公司提供的EldoD仿真工具進行了仿真，圖4.12和4.13分別顯示了該工具提供的圖形界面以及仿真結果的波形圖界面。
【學位授予單位】：同濟大學
【學位級別】：碩士
【學位授予年份】：2007
【分類號】：TP332.2

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本文編號：2698139