【摘要】： 微處理器內(nèi)核關(guān)鍵路徑上TLB(Translation Look-aside Buffer)由Data陣列和Tag陣列組成。Data陣列由SRAM(Static Random Access Memory)實(shí)現(xiàn),而Tag陣列通常由CAM(Content-Addressable Memory,按內(nèi)容尋址存儲器)實(shí)現(xiàn)。CAM通過并行快速比較支持TLB加速虛實(shí)地址轉(zhuǎn)換。從而,它的速度對微處理器性能有很大的影響。采用全定制方法設(shè)計(jì)CAM具有速度快、面積小的特點(diǎn),具有廣泛的應(yīng)用價(jià)值和重要的實(shí)踐意義。 本文在深入研究CAM的全定制設(shè)計(jì)技術(shù)的基礎(chǔ)上,設(shè)計(jì)實(shí)現(xiàn)了滿足TLB性能要求的CAM。通過對CAM的電路參數(shù)和物理版圖等多個(gè)方面進(jìn)行設(shè)計(jì)優(yōu)化,本文在0.13μmCMOS工藝下設(shè)計(jì)了一款高性能CAM。 本文的主要貢獻(xiàn)和創(chuàng)新點(diǎn)有: 1、全定制實(shí)現(xiàn)了TLB中的CAM。時(shí)鐘正周期進(jìn)行匹配操作和讀、寫地址譯碼,時(shí)鐘負(fù)周期進(jìn)行局部匹配線和全局匹配線預(yù)充以及讀、寫操作。版圖模擬表明,最差情況下,工作頻率為1GHz;讀操作640.12ps,寫操作574.35ps,匹配操作360.00ps;面積0.21mm2。 2、優(yōu)化改進(jìn)了一種新的匹配線結(jié)構(gòu):反相器控制分級匹配線結(jié)構(gòu)。這種結(jié)構(gòu)通過匹配線分級以及局部匹配線通過一個(gè)反相器連接下拉全局匹配線的nMOS管,從而能夠更快的下拉全局匹配線,從而得到更好的匹配性能。 3、優(yōu)化了雙匹配線結(jié)構(gòu)設(shè)計(jì)。將差分電壓敏感放大器應(yīng)用到雙匹配線結(jié)構(gòu)中,較優(yōu)化前CAM操作獲得更快的速度。
【圖文】：

圖 2-9 BiCAM 雙匹配線結(jié)構(gòu)命中時(shí)結(jié)果信號值為 1，匹配時(shí)為 0。圖 2-10 反相器控制分級匹配線結(jié)構(gòu) Hspice 波形表 2-1 匹配線結(jié)構(gòu)橫向?qū)Ρ饶M結(jié)果傳統(tǒng)匹配線結(jié)構(gòu) 分級匹配線結(jié)構(gòu) 全局匹配線加速技術(shù) 反相器控制分級匹配線結(jié)構(gòu)從預(yù)充到匹配(ps)324 116 137 99

圖 2-10 反相器控制分級匹配線結(jié)構(gòu) Hspice 波形表 2-1 匹配線結(jié)構(gòu)橫向?qū)Ρ饶M結(jié)果傳統(tǒng)匹配線結(jié)構(gòu) 分級匹配線結(jié)構(gòu) 全局匹配線加速技術(shù) 反相器控制分級匹配線結(jié)從預(yù)充到匹配(ps)324 116 137 992.3 CAM 總體設(shè)計(jì)根據(jù) X 微處理器對 TLB 中 CAM 的需求，，本設(shè)計(jì)要求實(shí)現(xiàn)一個(gè) 64 字×6×2 位的 CAM。在時(shí)鐘的上半周期從 TLB 的 TAG 陣列中查找虛擬地址，下期從 TLB 的 DATA 陣列中取出數(shù)據(jù)合成物理地址，完成虛實(shí)地址的轉(zhuǎn)換。2.3.1 CAM 工作時(shí)序CAM 工作時(shí)序如圖 2-11 所示，讀、寫操作在時(shí)鐘的負(fù)沿進(jìn)行，CAM 操
【學(xué)位授予單位】：國防科學(xué)技術(shù)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2009
【分類號】：TP333

【參考文獻(xiàn)】

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1 顧滄海;韓益鋒;巫建明;閔昊;;一種高速低功耗內(nèi)容尋址存儲器的設(shè)計(jì)[J];復(fù)旦學(xué)報(bào)(自然科學(xué)版);2005年06期

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1 侯進(jìn)永;低功耗TLB設(shè)計(jì)關(guān)鍵技術(shù)研究[D];國防科學(xué)技術(shù)大學(xué);2005年

本文編號：2693815