【摘要】： 微處理器設計的難題之一在于其高性能與片外存儲器的低讀取速度極不相配,很大程度上限制了微處理器的性能及效率。二十多年以來兩者的速度差距還在不斷拉大,業(yè)界將這種速度差距稱為存儲器間距(Memory Gap)。縮小存儲器間距有很多種解決方案,在微處理器中內嵌片上高速緩存(Cache)和存儲管理單元(MMU)是目前被廣泛應用的一種有效方法,因此設計高性能的Cache和MMU電路至關重要。 本文以東南大學國家專用集成電路系統(tǒng)工程技術研究中心自主研發(fā)設計的基于ARM7TDMI內核的系統(tǒng)芯片(SoC)——Garfield5為研究對象,設計了與內核相匹配的Cache和MMU模塊。文章從介紹Cache/MMU的原理入手,充分考慮其面積、功耗等性能指標,并結合系統(tǒng)芯片的實際應用要求確定出Cache/MMU模塊的設計要素和電路結構。然后根據確定的設計要素完成宏模塊和控制邏輯部分的設計,最后對模塊進行了仿真和測試。 Cache/MMU宏模塊的電路結構極大的影響了系統(tǒng)芯片的性能和面積開銷,因此本文采用了全定制的方法進行設計。特別對占模塊面積和功耗絕大部分比例的SRAM存儲單元做了細致的設計和仿真實驗,通過采用α指數MOSFET模型推導出SRAM的字線、位線功耗模型和延遲模型,并配合存儲單元的面積模型和讀寫可靠性分析,提出了一種優(yōu)化存儲體單元結構的方法,并對優(yōu)化前后的性能進行了評估。經過優(yōu)化后的存儲單元不僅降低了功耗、延遲以及面積,而且增強了存儲體單元的抗干擾能力。 本文設計的Cache/MMU模塊采用SMIC 0.18μm CMOS工藝,其版圖面積為3.12mm2(包含ARM7TDMI內核),CPI為1.19,功耗為33.2mW(CPU頻率為120MHz下測得)。經MPW流片測試結果表明,Cache和MMU模塊功能完全正確,但CPU最高主頻只能達到104MHz,離仿真結果還有一定的差距,對此,本文作了細致的原因分析,并提出了解決的方法。
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第一章 緒論第一章 緒論題研究背景電路設計工藝水平的不斷提高以及電子市場的強烈需求，高性能系oC 芯片多用于手機、PDA 等各種手持式消費類電子產品中，系統(tǒng)應具有盡可能低的功耗、盡可能小的芯片面積和在同等條件下盡可能C 設計中面臨了一個很大的難題：嵌入式微處理器的高主頻速度與片，，很大程度上限制了微處理器的性能效率。研究調查表明嵌入式微 55%的速度增長，而存儲器的存取速度增長則要相對緩慢得多[2-3]，出現很大的差異，這也越來越成為 SoC 芯片的性能瓶頸。圖 1.1 為差距的增長趨勢：

東南大學碩士學位論文的多道程序設計，消除了對用戶使用主存的過緊限制，因此同樣可以提高存存儲管理單元 MMU 可以完成虛實地址的轉換的功能，同時還能起到內存保護可見在 SoC 存儲系統(tǒng)中加入 Cache 和 MMU 是當今解決處理器和存儲器之間效解決方案，也是當前技術研究的熱點。文的研究內容和主要工作以東南大學 ASIC 工程中心自主研發(fā)設計的一款基于 ARM7TDMI 內核的 S 為研究對象，設計了與內核相匹配的 Cache 和 MMU 模塊。Garfield5 主要面用及其它消費類電子，它的結構框圖如圖 1.2 所示。Cache 和 MMU 是作為系發(fā)的，它的設計與具體的 CPU 內核緊密相連。本論文的具體工作就是圍繞 C計而展開的。
【學位授予單位】：東南大學
【學位級別】：碩士
【學位授予年份】：2006
【分類號】：TP332

【引證文獻】

相關碩士學位論文 前2條

1 馬蕊;數據TLB的全定制設計與實現[D];國防科學技術大學;2010年

2 張巍;基于ARM9的高速緩存和內存管理單元的電路設計與實現[D];電子科技大學;2013年

本文編號：2692784