【摘要】：隨著集成電路工藝的持續(xù)發(fā)展和器件特征尺寸的持續(xù)減小,未來的電子系統(tǒng)將是系統(tǒng)級芯片(SOC)的應(yīng)用,即一個混合信號系統(tǒng)。需要將數(shù)字電路和模擬電路集成到一塊硅片上,以降低成本、功耗、縮減體積和減少印刷電路板數(shù)據(jù)總線的輻射噪聲�；旌闲盘栂到y(tǒng)中的一個關(guān)鍵部分是模數(shù)轉(zhuǎn)換器(ADC),作為模擬和數(shù)字電路的接口電路,模數(shù)轉(zhuǎn)換器對整個系統(tǒng)的設(shè)計非常重要。 本文研究了當(dāng)今比較流行的流水線型(Pipeline)ADC,分析了ADC的主要性能參數(shù),并對一些常用的結(jié)構(gòu)進(jìn)行分析比較。介紹了ADC中一些重要的模塊電路:采樣保持電路、比較器和運算放大器。在此基礎(chǔ)上詳細(xì)地分析了流水線型ADC,從設(shè)計思想、基本原理開始,分析流水線型ADC的結(jié)構(gòu)特點以及它的誤差特性,并給出了設(shè)計中的參數(shù)確定等一些考慮。 在以上的理論指導(dǎo)下,基于Smic 0.13 Mixed Signal,3.3V的工藝,進(jìn)行了電路設(shè)計。首先利用Simulink對整個系統(tǒng)進(jìn)行仿真,以確保算法的正確性,然后進(jìn)行單元塊電路的設(shè)計。重點進(jìn)行比較器和運算放大器的設(shè)計。設(shè)計目標(biāo)是1.5bit每級結(jié)構(gòu)的10bit高速、低功耗流水線型ADC。由于此結(jié)構(gòu)對比較器的失調(diào)要求不是很嚴(yán)格,所以選擇動態(tài)比較器以降低功耗。仿真結(jié)果顯示,動態(tài)比較器的靜態(tài)功耗極低,運放的開環(huán)直流增益為86dB,增益帶寬積為14.5MHz,功耗為6.7mW。
【圖文】：

系統(tǒng)的采樣頻率由單級的轉(zhuǎn)換時間決定，這極大的提高了轉(zhuǎn)換速件開銷基本與轉(zhuǎn)換位數(shù)呈線性關(guān)系。流水線ADC雖然吞吐量與流水線關(guān)，但對于任何給定的采樣，，轉(zhuǎn)換時間與流水線中的級數(shù)成正比，這號在完整的輸出產(chǎn)生以前必須通過所有的級。放大器用來放大余數(shù)信傳輸?shù)较乱患�，這樣對下一級比較器的分辨率要求降低了。該放大器是流水線后級的比較器不需要達(dá)到其它的多級ADC要求達(dá)到的最小精該放大器的缺點是它可能成為ADC主要的功耗源。比較器存在的偏移易用自校準(zhǔn)技術(shù)解決。由于流水線各級可并行工作而且允許比較器有移，所以流水線ADC非常適合于高速高分辨率的應(yīng)用。除此之外在Pipelin。ADC中采用如數(shù)字糾正技術(shù)、數(shù)字增益補(bǔ)償技ling技術(shù)[6][7][8][15]等進(jìn)一步提升了Pipeline結(jié)構(gòu)ADC的性能。輸入信號而言，從系統(tǒng)輸入采樣到最終轉(zhuǎn)換成數(shù)字代碼，需要經(jīng)過N期的延遲，N為PipelineADC級數(shù)，這在一些要求很高的實時處理系一個最大的限制，亦即在反饋系統(tǒng)中應(yīng)用受限制。除此之外就整體pelinoADC是一種非常有潛力優(yōu)勢的結(jié)構(gòu)。________.r，n.截.，fl.n戶心右八竹

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本文編號：2692293