本文關(guān)鍵詞：基于訪(fǎng)存Trace的多通道DDR控制器建模與適配，，由筆耕文化傳播整理發(fā)布。

【摘要】：在整個(gè)SoC設(shè)計(jì)中,存儲(chǔ)系統(tǒng)已成為主要的性能瓶頸之一,其設(shè)計(jì)的優(yōu)劣直接影響SoC整體性能。從真實(shí)的開(kāi)發(fā)板硬件只能獲得平均訪(fǎng)存延遲和平均帶寬等參數(shù),對(duì)于存儲(chǔ)控制器內(nèi)部的運(yùn)行狀態(tài)則無(wú)法獲知,這對(duì)研究和評(píng)估存儲(chǔ)系統(tǒng),找出設(shè)計(jì)瓶頸并進(jìn)行優(yōu)化來(lái)說(shuō)非常困難。而通過(guò)時(shí)鐘精確型的功能仿真則可以獲得存儲(chǔ)控制器任一時(shí)刻的運(yùn)行狀態(tài),獲得更多的微架構(gòu)性能參數(shù)。DRAMSim2是一個(gè)周期精準(zhǔn)的存儲(chǔ)系統(tǒng)仿真器,但是在一些方面如地址映射、命令調(diào)度、時(shí)序參數(shù)等與真實(shí)的存儲(chǔ)器件存在一定誤差,導(dǎo)致仿真結(jié)果不可靠。因此,對(duì)DRAMSim2模型其進(jìn)行優(yōu)化和適配,提高其準(zhǔn)確性具有重要的意義。本文的目標(biāo)是在周期精準(zhǔn)的存儲(chǔ)控制器模型DRAMSim2的基礎(chǔ)上,通過(guò)對(duì)其適配與建模,使之與一款流行的開(kāi)發(fā)板Odroid-U3的存儲(chǔ)系統(tǒng)相匹配。DRAMSim2不能單獨(dú)工作,需要輸入訪(fǎng)存Trace流,因此需要將全系統(tǒng)仿真平臺(tái)Gem5的存儲(chǔ)模型采用DRAMSim2進(jìn)行替換,并從Gem5中獲取訪(fǎng)存Trace流。本文首先將Gem5的CPU和Cache部分配置為與Odroid-U3相一致,以減少Trace流引入的誤差。接著通過(guò)基礎(chǔ)實(shí)驗(yàn)得出DRAMSim2與Odroid-U3存儲(chǔ)控制器之間的誤差,并根據(jù)存儲(chǔ)控制器工作原理,從總線(xiàn)接口模塊、命令調(diào)度模塊和存儲(chǔ)接口模塊三個(gè)模塊分析DRAMSim2仿真產(chǎn)生誤差的來(lái)源。最后本文對(duì)DRAMSim2模型的總線(xiàn)接口模塊修正訪(fǎng)存隊(duì)列深度,對(duì)于命令調(diào)度模塊建立地址映射機(jī)制和FR-FCFS調(diào)度模型,對(duì)于存儲(chǔ)接口模塊修正訪(fǎng)存協(xié)議命令延遲公式。通過(guò)對(duì)適配后的DRAMSim2模型進(jìn)行訪(fǎng)存延遲和帶寬的測(cè)試,與適配前相比,平均訪(fǎng)存延遲誤差從適配前的40.5%下降為12.5%,平均訪(fǎng)存帶寬從適配前的21%下降為8.33%。
【關(guān)鍵詞】：存儲(chǔ)系統(tǒng) DRAMSim2 Odroid-U3 訪(fǎng)存帶寬 訪(fǎng)存延遲
【學(xué)位授予單位】：東南大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2016
【分類(lèi)號(hào)】：TP333
【目錄】：

• 摘要5-6
• Abstract6-9
• 第一章 緒論9-13
• 1.1 研究背景與意義9-10
• 1.2 國(guó)內(nèi)外研究現(xiàn)狀10-11
• 1.3 論文主要內(nèi)容及指標(biāo)11-12
• 1.4 論文結(jié)構(gòu)12-13
• 第二章 存儲(chǔ)控制器及DRAMSim2模型13-27
• 2.1 存儲(chǔ)器簡(jiǎn)介13-18
• 2.1.1 存儲(chǔ)器的組織結(jié)構(gòu)13-16
• 2.1.2 存儲(chǔ)器常見(jiàn)狀態(tài)16-17
• 2.1.3 LPDDR2存儲(chǔ)器17-18
• 2.2 存儲(chǔ)控制器18-23
• 2.2.1 存儲(chǔ)控制器基本原理18-19
• 2.2.2 地址映射機(jī)制19-20
• 2.2.3 行緩沖管理機(jī)制20-21
• 2.2.4 命令調(diào)度策略21-23
• 2.3 存儲(chǔ)控制器模型DRAMSIM223-26
• 2.3.1 DRAMSim2仿真模型概述23-24
• 2.3.2 DRAMSim2控制器架構(gòu)分析24-26
• 2.4 本章小結(jié)26-27
• 第三章 DRAMSim2模型誤差分析27-47
• 3.1 測(cè)試方案設(shè)計(jì)27-37
• 3.1.1 Odroid-U3 DDR控制器介紹27-28
• 3.1.2 Gem5模擬器與DRAMSim2的結(jié)合28-30
• 3.1.3 Perf性能分析工具30-31
• 3.1.4 Benchmark選擇31-34
• 3.1.5 測(cè)試方案34-37
• 3.2 基礎(chǔ)實(shí)驗(yàn)對(duì)比分析37-42
• 3.2.1 計(jì)算密集型和訪(fǎng)存密集型實(shí)驗(yàn)微架構(gòu)參數(shù)對(duì)比分析37-41
• 3.2.2 Lmbench訪(fǎng)存延遲和帶寬測(cè)試實(shí)驗(yàn)分析41-42
• 3.3 誤差來(lái)源分析42-45
• 3.3.1 Gem5高層模型訪(fǎng)存Trace流誤差分析42-43
• 3.3.2 存儲(chǔ)控制器總線(xiàn)接口模塊誤差分析43
• 3.3.3 存儲(chǔ)控制器訪(fǎng)存命令調(diào)度模塊誤差分析43-44
• 3.3.4 存儲(chǔ)控制器存儲(chǔ)接口模塊誤差分析44-45
• 3.4 本章小結(jié)45-47
• 第四章 DRAMSim2模型的適配與修正47-59
• 4.1 總線(xiàn)接口模塊修正47-48
• 4.2 命令調(diào)度模塊修正48-55
• 4.2.1 地址映射機(jī)制的修正48-50
• 4.2.2 命令調(diào)度策略建模50-55
• 4.3 存儲(chǔ)接口模塊修正55-57
• 4.4 本章小結(jié)57-59
• 第五章 實(shí)驗(yàn)驗(yàn)證及結(jié)果分析59-69
• 5.1 實(shí)驗(yàn)環(huán)境搭建59
• 5.2 驗(yàn)證及結(jié)果分析59-64
• 5.2.1 計(jì)算密集型和訪(fǎng)存密集型應(yīng)用微架構(gòu)參數(shù)對(duì)比驗(yàn)證59-62
• 5.2.2 Lmbench訪(fǎng)存延遲和帶寬的驗(yàn)證62-63
• 5.2.3 設(shè)計(jì)指標(biāo)對(duì)比驗(yàn)證63-64
• 5.3 ANDROID應(yīng)用訪(fǎng)存特性分析64-67
• 5.4 本章小結(jié)67-69
• 第六章 總結(jié)與展望69-71
• 6.1 總結(jié)69
• 6.2 展望69-71
• 致謝71-73
• 參考文獻(xiàn)73-75

【參考文獻(xiàn)】

中國(guó)期刊全文數(shù)據(jù)庫(kù) 前2條

1 趙鵬;;多核環(huán)境下的DRAM內(nèi)存分類(lèi)調(diào)度算法[J];中國(guó)科技論文在線(xiàn);2011年01期

2 程曉東,鄭為民,唐志敏;基于DDR SDRAM控制器時(shí)序分析的模型[J];計(jì)算機(jī)工程;2005年17期

  本文關(guān)鍵詞：基于訪(fǎng)存Trace的多通道DDR控制器建模與適配，由筆耕文化傳播整理發(fā)布。

本文編號(hào)：269077