本文關鍵詞：基于訪存Trace的多通道DDR控制器建模與適配，，由筆耕文化傳播整理發(fā)布。

【摘要】：在整個SoC設計中,存儲系統(tǒng)已成為主要的性能瓶頸之一,其設計的優(yōu)劣直接影響SoC整體性能。從真實的開發(fā)板硬件只能獲得平均訪存延遲和平均帶寬等參數(shù),對于存儲控制器內部的運行狀態(tài)則無法獲知,這對研究和評估存儲系統(tǒng),找出設計瓶頸并進行優(yōu)化來說非常困難。而通過時鐘精確型的功能仿真則可以獲得存儲控制器任一時刻的運行狀態(tài),獲得更多的微架構性能參數(shù)。DRAMSim2是一個周期精準的存儲系統(tǒng)仿真器,但是在一些方面如地址映射、命令調度、時序參數(shù)等與真實的存儲器件存在一定誤差,導致仿真結果不可靠。因此,對DRAMSim2模型其進行優(yōu)化和適配,提高其準確性具有重要的意義。本文的目標是在周期精準的存儲控制器模型DRAMSim2的基礎上,通過對其適配與建模,使之與一款流行的開發(fā)板Odroid-U3的存儲系統(tǒng)相匹配。DRAMSim2不能單獨工作,需要輸入訪存Trace流,因此需要將全系統(tǒng)仿真平臺Gem5的存儲模型采用DRAMSim2進行替換,并從Gem5中獲取訪存Trace流。本文首先將Gem5的CPU和Cache部分配置為與Odroid-U3相一致,以減少Trace流引入的誤差。接著通過基礎實驗得出DRAMSim2與Odroid-U3存儲控制器之間的誤差,并根據(jù)存儲控制器工作原理,從總線接口模塊、命令調度模塊和存儲接口模塊三個模塊分析DRAMSim2仿真產生誤差的來源。最后本文對DRAMSim2模型的總線接口模塊修正訪存隊列深度,對于命令調度模塊建立地址映射機制和FR-FCFS調度模型,對于存儲接口模塊修正訪存協(xié)議命令延遲公式。通過對適配后的DRAMSim2模型進行訪存延遲和帶寬的測試,與適配前相比,平均訪存延遲誤差從適配前的40.5%下降為12.5%,平均訪存帶寬從適配前的21%下降為8.33%。
【關鍵詞】：存儲系統(tǒng) DRAMSim2 Odroid-U3 訪存帶寬 訪存延遲
【學位授予單位】：東南大學
【學位級別】：碩士
【學位授予年份】：2016
【分類號】：TP333
【目錄】：

• 摘要5-6
• Abstract6-9
• 第一章 緒論9-13
• 1.1 研究背景與意義9-10
• 1.2 國內外研究現(xiàn)狀10-11
• 1.3 論文主要內容及指標11-12
• 1.4 論文結構12-13
• 第二章 存儲控制器及DRAMSim2模型13-27
• 2.1 存儲器簡介13-18
• 2.1.1 存儲器的組織結構13-16
• 2.1.2 存儲器常見狀態(tài)16-17
• 2.1.3 LPDDR2存儲器17-18
• 2.2 存儲控制器18-23
• 2.2.1 存儲控制器基本原理18-19
• 2.2.2 地址映射機制19-20
• 2.2.3 行緩沖管理機制20-21
• 2.2.4 命令調度策略21-23
• 2.3 存儲控制器模型DRAMSIM223-26
• 2.3.1 DRAMSim2仿真模型概述23-24
• 2.3.2 DRAMSim2控制器架構分析24-26
• 2.4 本章小結26-27
• 第三章 DRAMSim2模型誤差分析27-47
• 3.1 測試方案設計27-37
• 3.1.1 Odroid-U3 DDR控制器介紹27-28
• 3.1.2 Gem5模擬器與DRAMSim2的結合28-30
• 3.1.3 Perf性能分析工具30-31
• 3.1.4 Benchmark選擇31-34
• 3.1.5 測試方案34-37
• 3.2 基礎實驗對比分析37-42
• 3.2.1 計算密集型和訪存密集型實驗微架構參數(shù)對比分析37-41
• 3.2.2 Lmbench訪存延遲和帶寬測試實驗分析41-42
• 3.3 誤差來源分析42-45
• 3.3.1 Gem5高層模型訪存Trace流誤差分析42-43
• 3.3.2 存儲控制器總線接口模塊誤差分析43
• 3.3.3 存儲控制器訪存命令調度模塊誤差分析43-44
• 3.3.4 存儲控制器存儲接口模塊誤差分析44-45
• 3.4 本章小結45-47
• 第四章 DRAMSim2模型的適配與修正47-59
• 4.1 總線接口模塊修正47-48
• 4.2 命令調度模塊修正48-55
• 4.2.1 地址映射機制的修正48-50
• 4.2.2 命令調度策略建模50-55
• 4.3 存儲接口模塊修正55-57
• 4.4 本章小結57-59
• 第五章 實驗驗證及結果分析59-69
• 5.1 實驗環(huán)境搭建59
• 5.2 驗證及結果分析59-64
• 5.2.1 計算密集型和訪存密集型應用微架構參數(shù)對比驗證59-62
• 5.2.2 Lmbench訪存延遲和帶寬的驗證62-63
• 5.2.3 設計指標對比驗證63-64
• 5.3 ANDROID應用訪存特性分析64-67
• 5.4 本章小結67-69
• 第六章 總結與展望69-71
• 6.1 總結69
• 6.2 展望69-71
• 致謝71-73
• 參考文獻73-75

【參考文獻】

中國期刊全文數(shù)據(jù)庫 前2條

1 趙鵬;;多核環(huán)境下的DRAM內存分類調度算法[J];中國科技論文在線;2011年01期

2 程曉東,鄭為民,唐志敏;基于DDR SDRAM控制器時序分析的模型[J];計算機工程;2005年17期

  本文關鍵詞：基于訪存Trace的多通道DDR控制器建模與適配，由筆耕文化傳播整理發(fā)布。

本文編號：269077