發(fā)布時間：2020-05-26 07:13

【摘要】：超深亞微米等技術(shù)的應(yīng)用使得電路的集成度日益增高,大規(guī)模數(shù)字集成電路的測試難度越來越大,芯片測試尤其是存儲器的測試遇到了前所未有的挑戰(zhàn),已經(jīng)成為制約整個行業(yè)發(fā)展的瓶頸。隨著人們對元器件可靠性的日益重視,國內(nèi)很多從事電子行業(yè)的單位都配備了集成電路及其它電子元器件的測試系統(tǒng)。但從國外引進(jìn)的大型測試系統(tǒng),往往存在測試程序少、測試適配器單一等問題,各單位缺乏既了解設(shè)備又熟悉器件的技術(shù)人員,導(dǎo)致設(shè)備利用率不高。 本論文主要針對實際工作中存儲器在測試應(yīng)用方面遇到的問題,提出解決辦法。首先,介紹了存儲器、測試系統(tǒng)及測試技術(shù)的發(fā)展與趨勢。論述了存儲器的工作原理、故障模式以及故障模型,然后研究了存儲器的測試方法,產(chǎn)生測試圖形的測試算法,并按照圖形的長度進(jìn)行了分類研究。這些算法復(fù)雜程度不同,故障覆蓋率也不同,在實際應(yīng)用中可以適當(dāng)選取。接著還對存儲器內(nèi)建自測試技術(shù)(BIST)進(jìn)行了展望,基于BIST的測試技術(shù)的發(fā)展和完善是VLSI制造業(yè)面臨的一項重要課題。 最后,針對現(xiàn)有測試系統(tǒng)存在的軟、硬件問題,我們結(jié)合測試?yán)碚撗芯?探討解決方案,并把測試?yán)碚搼?yīng)用到現(xiàn)有集成電路測試系統(tǒng)中,進(jìn)行測試程序開發(fā),并設(shè)計開發(fā)了相應(yīng)的測試適配器,解決了工程應(yīng)用急需的存儲器的測試難題。 經(jīng)過實驗對比與驗證,開發(fā)的測試程序及適配器運(yùn)行可靠,測試狀況良好,測試誤差均在設(shè)備允許誤差范圍內(nèi),解決了工程應(yīng)用中的難題,取得良好的科研與經(jīng)濟(jì)效益。
【圖文】：

圖 1-1 DRAM 存儲單元位數(shù)的發(fā)展情況表 1-1 DRAM 典型工藝特征 特性寬度(um) 芯片面積(mm) 時鐘速率(MHZ)0.35 25 66-100 2.0.30 40 100-133 20.23 55 100-800 0.17 120 100-400

另外也可以從封裝引腳訪問測試狀態(tài)邏輯和一些為存儲器提供數(shù)據(jù)的流水線結(jié)構(gòu)的串行狀態(tài)，這樣就能輕易實現(xiàn)多種高質(zhì)量的測試算法。圖2-6 存儲器直接存取測試然而，上面采用的方式與測試分離存儲器不太一樣。對于邏輯電路，，有必要設(shè)定控制邏輯電路輸出的直接訪問模式，另外還需要設(shè)置連接外部端子的輸入/輸出(I/O)信號和存儲器部分的電路。對于這一邏輯功能塊所設(shè)置的數(shù)據(jù)通路，在測試存儲器部分時，有必要考慮數(shù)據(jù)通路所產(chǎn)生的遲延。這一遲延會給存儲器部分用于 I/O 的實時脈沖測試造成困難。解決這一困難的方法是[37]：在數(shù)據(jù)通路上使用均勻的延遲結(jié)構(gòu)，測試存儲器相關(guān)信號的相對關(guān)系。另外，在利用時鐘脈沖的同步系統(tǒng)中，如果存儲器輸入信號具有正確的建立時間，就可以實時的完成和實際使用時相當(dāng)?shù)臏y試任務(wù)。直接存儲器存取測試將會包含存儲器測試的大部分測試項目，但是，邏輯電路部分對存儲器部分進(jìn)行的訪問并不完全一致。2.4.2.2 片上微處理器測試在片上微處理器測試中
【學(xué)位授予單位】：電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2009
【分類號】：TP333

【引證文獻(xiàn)】

相關(guān)碩士學(xué)位論文 前1條

1 楊江;邊界掃描測試建模關(guān)鍵技術(shù)研究[D];哈爾濱工業(yè)大學(xué);2011年

本文編號：2681477