【摘要】： 靜態(tài)隨機(jī)存儲(chǔ)器SRAM作為嵌入式IP應(yīng)用的一類(lèi)最主要的高速緩存,已經(jīng)成為當(dāng)前數(shù)字集成電路領(lǐng)域的一大研究熱點(diǎn)。隨著集成電路設(shè)計(jì)進(jìn)入納米時(shí)代,工藝的進(jìn)步對(duì)嵌入式SRAM的設(shè)計(jì)提出了新的挑戰(zhàn)。本文圍繞應(yīng)用于32位嵌入式CPU的高性能低功耗SRAM設(shè)計(jì)展開(kāi)了以下方面的研究: 1.針對(duì)亞100納米工藝下參數(shù)的隨機(jī)變化引起器件失配而影響SRAM穩(wěn)定性的問(wèn)題,本文采用蒙特卡羅模擬方法,調(diào)用SPICE模型分別對(duì)讀、寫(xiě)、保持模式下的SRAM進(jìn)行失效統(tǒng)計(jì)分析,為納米尺度的SRAM設(shè)計(jì)提供了參考依據(jù)。 2.與傳統(tǒng)費(fèi)時(shí)、高成本的全定制設(shè)計(jì)方法不同,本文提出了一種全定制和半定制相結(jié)合的SRAM設(shè)計(jì)方法,對(duì)其中時(shí)序要求、電性能要求比較高的模塊采用自底向上的全定制方法設(shè)計(jì),對(duì)數(shù)字邏輯模塊采用自頂向下的半定制方法設(shè)計(jì)。這種方法的設(shè)計(jì)周期短,開(kāi)發(fā)成本低,而且擴(kuò)展性好、工藝可移植性強(qiáng)。 3.完成了一系列90nm工藝下自主嵌入式CPU的片上SRAM設(shè)計(jì),建立了一個(gè)適用于納米工藝的設(shè)計(jì)流程。率先在國(guó)內(nèi)實(shí)現(xiàn)了納米工藝的SRAM定制設(shè)計(jì),為65nm及以下工藝的SRAM設(shè)計(jì)奠定了堅(jiān)實(shí)的基礎(chǔ)。 4.本文深入分析了嵌入式存儲(chǔ)器在系統(tǒng)級(jí)的同步時(shí)序問(wèn)題,提出了一種基于粒子群優(yōu)化(PSO)算法的有用時(shí)鐘偏差規(guī)劃方法。該方法在不改變電路結(jié)構(gòu)的基礎(chǔ)上,采用慣性權(quán)重線性遞減的自適應(yīng)PSO算法調(diào)整存儲(chǔ)器的有用時(shí)鐘偏差,并通過(guò)迭代不斷優(yōu)化組合邏輯的延時(shí),從而減小時(shí)鐘周期。應(yīng)用該算法對(duì)嵌入式CPU進(jìn)行優(yōu)化計(jì)算,系統(tǒng)性能得到了明顯改善。
【圖文】：

所以隨著嵌入式系統(tǒng)功能的不斷增強(qiáng)，更多數(shù)量更大容量的嵌入式存儲(chǔ)器被集成到SOC芯片上。據(jù)預(yù)測(cè)，到2010年，片上存儲(chǔ)器將占據(jù)硅片總面積的90%以上川，如圖1.1所示。因此，隨著嵌入式存儲(chǔ)器在芯片中所占比重的不斷提高，它的性能優(yōu)劣對(duì)系統(tǒng)芯片的影響將越來(lái)越大，嵌入式存儲(chǔ)的設(shè)計(jì)已經(jīng)成為SOC設(shè)計(jì)的重要內(nèi)容。圖1.1嵌入式存儲(chǔ)器在sOC中的比重川

圖1.4CK一CoRE結(jié)構(gòu)框圖K一CORE目前已經(jīng)實(shí)現(xiàn)大規(guī)模產(chǎn)業(yè)化應(yīng)用，，主要應(yīng)用于信息安盒、GPRS定位系統(tǒng)等產(chǎn)品中。隨著應(yīng)用需求的不斷發(fā)展，ORE的頻率、面積、功耗提出了更高要求。目前，CK一CORE的用存儲(chǔ)器編譯器(MemoryComPiler)生成的SRAM，這類(lèi)編存儲(chǔ)器尺寸和縱橫比生成的模型，不具有靈活性和可控性且輸，限制了CK一CORE性能的進(jìn)一步提升。如圖1.5所示，在13利用存儲(chǔ)器編譯器產(chǎn)生的4KB存儲(chǔ)單元的延時(shí)在2.2ns左右，加上所產(chǎn)生的2.Ons的延時(shí)，處理器只能工作在250MHz情況下。、低功耗的嵌入式SRAM對(duì)于嵌入式CPU的發(fā)展和應(yīng)用具有
【學(xué)位授予單位】：浙江大學(xué)
【學(xué)位級(jí)別】：博士
【學(xué)位授予年份】：2009
【分類(lèi)號(hào)】：TP333

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本文編號(hào)：2677638