【摘要】： 早期的集成電路測試主要通過功能測試向量來完成,但隨著系統(tǒng)復(fù)雜度的不斷提高和工藝技術(shù)的日益發(fā)展,芯片測試的復(fù)雜度遠(yuǎn)遠(yuǎn)超出了人們的想象。芯片的測試問題成為制約整個行業(yè)發(fā)展的瓶頸。如何在設(shè)計初期就開始考慮并解決設(shè)計完成后的測試問題,己經(jīng)是芯片設(shè)計領(lǐng)域的重要課題。本文在對系統(tǒng)芯片可測試性設(shè)計的理論作較為深入的研究基礎(chǔ)上,對一款DSP芯片的測試控制體系和SRAM的測試進(jìn)行了研究和設(shè)計。主要以IEEE 1149.1邊界掃描協(xié)議規(guī)定的測試傳輸狀態(tài)機(jī)為核心邏輯,同時,參考用于SOC測試的IEEE P1500理論,實現(xiàn)測試控制操作 邊界掃描測試是針對芯片的應(yīng)用系統(tǒng)進(jìn)行測試的;本文按照IEEE1149.1標(biāo)準(zhǔn)詳細(xì)設(shè)計了邊界掃描測試系統(tǒng),應(yīng)用到芯片內(nèi)部測試,節(jié)約了測試I/O口消耗,簡化了測試過程。為了克服時序電路由于狀態(tài)很難確定所導(dǎo)致的測試復(fù)雜度,采用了掃描技術(shù);根據(jù)芯片的實際情況,設(shè)計了基于mux的全掃描結(jié)構(gòu),既得到了較高的故障覆蓋率,又對芯片面積影響較小,達(dá)到了較好的效果。 由于浮點DSP片上SRAM的片外測試比較困難且速度較慢,所以文中第5章采用內(nèi)建自測試(Build-In-Self-Test)技術(shù)對SRAM進(jìn)行了可測性設(shè)計,完成后可以用正常的工作速度實現(xiàn)對存儲器的測試。 本論文研經(jīng)過計算機(jī)模擬可以滿足整個DSP測試要求,保證其能正常工作,同時也為嵌入式芯片的可測試設(shè)計積累了經(jīng)驗
【圖文】：

圖 3.9 TAP 控制器數(shù)據(jù)寄存器狀態(tài)變換圖Fig.3.9 State transition chart of controller and data register完成了模塊主體 TAP 狀態(tài)機(jī)的實現(xiàn)后，又根據(jù)其他功能要求對整個 JTAG 模塊進(jìn)RTL 代碼實現(xiàn)后，用 ModelSim 分別對各部分和整體進(jìn)行了功能驗證最后用 Synopsy公司的綜合工具。Design Compiler 對代碼 JTAG．v 進(jìn)行了綜合3.3.2 測試指令寄存器的設(shè)計前面已經(jīng)對測試指令寄存器的結(jié)構(gòu)和功能介紹過了， 下面分析一下指令寄存器設(shè)計原則和操作規(guī)范：1．設(shè)計原則（1）指令寄存器至少要包括兩個移位寄存器單元，使得其具有保持指令數(shù)據(jù)的能。因為在 IEEE 1149.1 標(biāo)準(zhǔn)中，指令寄存器至少要保證對邊界掃描寄存器進(jìn)行三種同的指令操作。從此角度出發(fā)，如果指令寄存器位數(shù)少于兩位，那么它將不可能完成三條以上測試指令的存儲與執(zhí)行。（2）指令移入指令寄存器之后，除非在 TAP 控制器特定狀態(tài)下，否則應(yīng)該被鎖在寄存器移位狀態(tài)下，當(dāng)有新的指令數(shù)據(jù)輸入時，為確保測試邏輯的正確性，指令寄器的并行輸出需要被鎖存。鎖存的數(shù)據(jù)只能在 update 且和 Reset 狀態(tài)下發(fā)生變化，其

圖 3.10 指令寄存器功能仿真Fig.3.10 Simulation of instruction register function具體的細(xì)節(jié)解釋如下：（1）在 update IR 狀態(tài)，指令寄存器并行輸出信號在指令掃描周期被更新。更作發(fā)生在測試時鐘 TCK 的下降沿，因為寄存器中鎖存指令的變化將導(dǎo)致整個系統(tǒng)測狀態(tài)的變化，所以這些變化也將發(fā)生在測試時鐘 TCK 的下降沿,在 Update_IR 的上打開觸發(fā)器完成指令的更新。（2）只有在 Capture_IR 和 shift_IR 狀態(tài)下，，寄存器的時鐘輸入才有效。（3）在測試模式選擇信號 TMS 和測試時鐘 TCK 的共同作用下，進(jìn)入測試邏輯位狀態(tài)后，在測試時鐘下降沿產(chǎn)生。Reset 信號，此時寄存器的并行輸出信號復(fù)位為但是如果測試復(fù)位信號 TRST 被置“0”，不管 TMS 和 TCK 信號作用如何，Reset 信即變?yōu)榈碗娖健?.3.3 JTAG 指令譯碼邏輯設(shè)計測試譯碼邏輯是根據(jù)當(dāng)前測試指令的內(nèi)容產(chǎn)生測試數(shù)據(jù)寄存器的操作方式控制號和測試數(shù)據(jù)寄存器選擇信號。進(jìn)行測試譯碼邏輯電路設(shè)計之前，必須先對 DSP 芯的測試指令集進(jìn)行設(shè)計。在 IEEE 1149.1 的標(biāo)準(zhǔn)中，規(guī)定測試指令有兩類：一類是
【學(xué)位授予單位】：江南大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2008
【分類號】：TP368.11

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本文編號：2677197