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X處理器中高速寄存器文件全定制設計與實現

發(fā)布時間:2020-05-22 13:54
【摘要】: “存儲墻”問題是近年來制約微處理器訪問速度提升的一個重要因素,而位于數據通路關鍵路徑上的寄存器文件的訪問速度首當其沖。X處理器是一款64位多核多線程高性能微處理器,其整數寄存器文件的頻率較高,規(guī)模較大,端口較多,是項目中的一個重點和難點。鑒于目前基于標準單元半定制設計的寄存器文件速度難以滿足設計要求,因此有必要對其進行全定制設計。高速寄存器文件的全定制設計和實現對于自主研發(fā)CPU具有重要的理論研究意義和工程實用價值。 本文在0.13μm CMOS工藝下實現了一款3讀2寫端口,128字×72位,支持多線程的整數寄存器文件。典型情況下版圖模擬結果表明:讀出延時小于700ps,寫入延時小于570ps。與基于標準單元的半定制綜合結果相比,最大訪問時間由1.05ns下降到700ps以內,優(yōu)化了約33%;面積由598793μm~2縮小到455600μm~2以內,優(yōu)化了約24%,兩者均達到了設計目標。 本文設計時主要從追求高速度的角度出發(fā),并注意綜合考慮可靠性和面積等因素。結合理論分析和模擬比較,針對影響寄存器文件速度的主要因素進行了優(yōu)化: 1)結合該寄存器文件支持多線程的特點,采用4線程并行讀出后判斷選擇的策略,有效的減小了關鍵路徑的延時; 2)設計一種改進型的動態(tài)多米諾譯碼器,比傳統(tǒng)的多米諾或門譯碼器有約12%的速度提升; 3)在讀出選擇電路、譯碼器等多個關鍵的電路采用了電荷補償技術,提高了與傳輸管有關的電路約10%~20%的傳輸速度。
【圖文】:

存儲器,芯片,全定制,半定制


當基于標準單元半定制設計方法難以滿足其性能需求的時候,必須對其進行全定制設計。2)為了減小芯片面積。根據半導體工業(yè)協會的統(tǒng)計(如圖1.2),在過去的十年里,存儲器在芯片面積上所占的比例越來越大,可以預見在未來的五年里這個比例將繼續(xù)增長,甚至有可能達到占芯片總面積的94%以上。利用存儲器的陣列結構比較規(guī)則的特點,采取全定制的設計方法可以取得顯著的面積優(yōu)勢。存存存存存存存儲器器 CCCaeheeeeeee存儲器磁盤陣列 612姍100ns10關8匕口S,﨏哪1ns寄存器容鼠:50OB速度:0甲25ns圖1.1一個典型的多級存儲器層次結構I2]片歹‘呈‘·。;一f飛:]一c):丘!。八了王,;貨,,,kf·。了)F‘)了”‘·

多米諾,譯碼器


圖3.12改進型的動態(tài)多米諾電路為此,如圖3.12所示,本文在應用的時候將這種動態(tài)多米諾門加以改進:1)為NS管提供一個單獨的時鐘控制NMOS管,即圖3.12中的N6管。通調節(jié)N6管的尺寸使得其放電速度比N4管略慢,這樣當N6導通的時候,A點經過了一段時間的放電,電平已經降到足夠低,可以將NS管關閉,PI管打開;2)由于讀寫位線是高電平有效,而圖3.11中譯碼器選中的情況時輸出是低平,所以本文在其后加了一級反相器對其邏輯取反。同時將原B點的電補償管連接到了反相器的輸出端。這樣就不必等到A點被拉低才對B點行泄漏電荷補充,B點可以及時得到電荷補充,不僅抑制了毛刺的產生。這種動態(tài)多米諾電路與圖3.11所示的結構相比較,在速度、可靠性和功上都獲得了一定的收益。
【學位授予單位】:國防科學技術大學
【學位級別】:碩士
【學位授予年份】:2009
【分類號】:TP333

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本文編號:2676098

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