發(fā)布時(shí)間：2020-05-18 13:03

【摘要】： 近年來(lái),越來(lái)越多的粗粒度可重構(gòu)處理系統(tǒng)被提出來(lái),以應(yīng)對(duì)密集計(jì)算的需求增長(zhǎng)。這是因?yàn)榭芍貥?gòu)處理系統(tǒng)在ASIC與通用處理器之間找到了一個(gè)平衡,綜合了兩者性能與通用性的優(yōu)點(diǎn)。本文描述了一種基于循環(huán)流水計(jì)算的陣列架構(gòu)—(PLAA-Pipelined Loop Array Architecture),該陣列架構(gòu)能夠工作在基于AHB協(xié)議的總線接口上,通過(guò)與ARM處理器指令通信,達(dá)到輔助主處理器進(jìn)行大規(guī)模密集計(jì)算的目的。 本文首先介紹了PLAA的設(shè)計(jì)思想,并提出了設(shè)計(jì)模型,這種架構(gòu)直接面向循環(huán)程序本身,通過(guò)陣列流水化的運(yùn)算方式,使得陣列運(yùn)算效率得到了提高。PLAA引入了路由選擇思想,簡(jiǎn)化了陣列單元的互連。另外PLAA設(shè)計(jì)為了一個(gè)基于AHB總線協(xié)議的硬件加速單元,具有很高的可移植性,有利于廣泛開發(fā)利用。 為了說(shuō)明PLAA的可行性和優(yōu)點(diǎn),本文在ARM公司的SoC Designer平臺(tái)上使用SystemC語(yǔ)言搭建了PLAA的仿真模型,為后續(xù)的工作建立起了一個(gè)完整的研究平臺(tái)。通過(guò)對(duì)常用算法(2D-DCT、FFT)的分析、優(yōu)化與映射,驗(yàn)證了PLAA的性能,結(jié)果顯示PLAA性能由于其他同類系統(tǒng)。
【學(xué)位授予單位】：上海交通大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2010
【分類號(hào)】：TP332

【參考文獻(xiàn)】

相關(guān)期刊論文 前2條

1 王定;余寧梅;張玉倫;宋連國(guó);;改進(jìn)型booth華萊士樹的低功耗、高速并行乘法器的設(shè)計(jì)[J];電子器件;2007年01期

2 ;A NEW APPROACH TO PROGRAMMABLE LOGIC ARRAY FOR SINGLE-CLOCK CMOS[J];Journal of Electronics;2006年01期

，

本文編號(hào)：2669758