【摘要】：數(shù)字存儲示波器(DSO)作為通用標準設備,已被廣泛用于各種信號測量。其中,便攜式DSO作為DSO的一個分支,克服了傳統(tǒng)DSO體積大和不易攜帶等缺點,在一些場合得到了廣泛的應用。在采樣率方面,由于受到半導體制備工藝與模數(shù)轉換器(ADC)性價比的限制,在較低成本的情況下,單片ADC無法同時保持高分辨率和高采樣率,因此為了提高系統(tǒng)采樣效率,一種基于多片ADC并行陣列結構的時間交錯采樣技術被提出。在數(shù)據(jù)存儲方面,存儲深度不僅制約了系統(tǒng)采樣時間,而且也限制了連續(xù)采樣信號的最大時長。因此,為了提高DSO在連續(xù)采樣模式下的最大時長,一種基于SDRAM的深存儲技術被提出。在交錯采樣失配補償設計中,本文提出了一種改進的時間交錯采樣模數(shù)轉換器(TIADC)失配誤差補償算法。系統(tǒng)通過誤差參數(shù)和簡化的拉格朗日(Lagrange)插值算法分別實現(xiàn)了對偏置、增益的失配誤差補償和采樣時間的失配誤差補償。該補償方法在FPGA中采用低復雜度的定點運算實現(xiàn),在便攜式DSO系統(tǒng)中實現(xiàn)了對雙通道ADC采樣數(shù)據(jù)的線上校正。實驗結果表明:所提改進方法,在仿真環(huán)境下使無雜散動態(tài)范圍(SFDR)提升了51dB,并且在硬件實現(xiàn)過程中使SFDR優(yōu)化達45dB。在保持失配誤差估計精度和補償效果優(yōu)良的前提下,該方法不僅降低了算法的計算復雜度,而且該補償結構不受TIADC通道數(shù)目的限制。在深存儲設計中,本文提出了一種基于FPGA+SDRAM結構的深存儲控制器設計方案,實現(xiàn)采樣數(shù)據(jù)的深度存儲,其存儲深度可達8MB。除此之外,其采用FIFO輸入輸出緩存單元解決了SDRAM在自動刷新操作時的數(shù)據(jù)丟失問題,并在100MHz時鐘頻率的條件下,通過仿真平臺驗證了設計的可行性。在電源管理設計中,本文還設計了具有放電保護的電源管理系統(tǒng),實現(xiàn)了鋰電池充放電管理、負載供電管理以及基于UART總線的電源狀態(tài)信息監(jiān)測等功能。
【圖文】：

ImT mmE k y kG 信號t( ) sin(2 )mx t A f t，對 x (t )關于 t 求導可知，采樣時間 0附近取得極值，，當tf 足夠低時， mT 可表示為采樣時間失( )tmax, 1, 2,...,2 mTmmE kT k L f A31）可知， 為幅度誤差，其值的正負與 的極值點有得極值，通過比較I 0[ ]my k 和I 0[ 1]my k 的大小來標記 0 1]k 則 0mT ，反之則 0mT 。其中 ( 0mT )表示第 m相比于理想采樣時刻是超前（滯后）的。差補償增益失配誤差補償設計

( )( )( ) ( )( )( )ss1s ss s1ss1Nj Mnj nn M j MjNjj nn jjNjnj nn jjt MT tP t MTt tt MT j M T Tn M T T j M T Tt jT TP tn j T T T 8）可知，在可用時間窗口中，多項式 ( )nP t 等于 M 個采在 個采樣時間偏移后， 的計算結果與之前相系數(shù)不需再次計算，使 Lagrange 插值補償算法得到簡 n 已知的情況下，將 組多項式系數(shù)存儲在存儲器中，配誤差補償結構并行實現(xiàn)，進一步降低了計算復雜度
【學位授予單位】：西南交通大學
【學位級別】：碩士
【學位授予年份】：2018
【分類號】：TP333

【參考文獻】

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本文編號：2666344