【摘要】： 整數(shù)運(yùn)算部件(ALU)是高性能微處理器的核心運(yùn)算部件之一,其性能對整個(gè)微處理器性能具有很大的影響。在90納米工藝下高性能整數(shù)運(yùn)算部件的優(yōu)化設(shè)計(jì)與實(shí)現(xiàn)技術(shù)進(jìn)行研究具有廣泛的應(yīng)用價(jià)值和重要的現(xiàn)實(shí)意義。 論文首先對X高性能微處理器中的整數(shù)運(yùn)算部件進(jìn)行了深入研究和分析。采用混合靜態(tài)時(shí)序分析方法,合理確定綜合時(shí)的時(shí)序約束條件,并根據(jù)綜合結(jié)果分析各個(gè)部件的性能,尋找制約整個(gè)運(yùn)算部件的關(guān)鍵路徑,確定需要全定制實(shí)現(xiàn)的模塊。 論文接著結(jié)合稀疏樹和Ling算法的優(yōu)點(diǎn),提出一種改進(jìn)的加法器進(jìn)位樹——Pseudo-Ling稀疏樹,提高了加法器的性能。針對改進(jìn)后進(jìn)位樹進(jìn)行了電路設(shè)計(jì)與性能分析,電路模擬結(jié)果表明,改進(jìn)后的64位加法器延遲為300ps。 論文最后基于90納米工藝對改進(jìn)后的64位加法器進(jìn)行了全定制版圖設(shè)計(jì),采用各種有效的措施對RC延遲、串?dāng)_和IR Drop等各種寄生參數(shù)效應(yīng)的優(yōu)化,使改進(jìn)后64位加法器的性能得到了提高。Hspice模擬表明,全定制設(shè)計(jì)后的64位加法器邏輯延遲為590ps,版圖面積為100μm×56μm。 本文通過采用半定制設(shè)計(jì)優(yōu)化和全定制設(shè)計(jì)優(yōu)化相結(jié)合的方法,在算法、編碼、邏輯結(jié)構(gòu)、電路、版圖等多個(gè)層次進(jìn)行設(shè)計(jì)和優(yōu)化,使整數(shù)運(yùn)算部件的工作頻率達(dá)到1.2GHz。 論文的研究工作將在實(shí)際工程中得到應(yīng)用。
【圖文】：

圖 4.12 64 位加法器的電路模擬結(jié)果4.5 本章小結(jié)本章從并行前綴算法入手，尋找適合本設(shè)計(jì)的加法器算法，，由于簡單的并行前綴無法滿足設(shè)計(jì)要求。接著引入了稀疏樹和 Ling 算法，在對算法的對比中，分析它們的優(yōu)點(diǎn)，設(shè)計(jì)出符合要求的 Pseudo-Ling 稀疏樹。最后根據(jù)設(shè)計(jì)的Pseudo-Ling 稀疏樹選擇合適的電路結(jié)構(gòu)——組合多米諾結(jié)構(gòu)。得到的 64 位加法器的電路級模擬延時(shí)為 305ps。

此時(shí)電路已經(jīng)無法正常工作，電路的噪聲容限已經(jīng)降到預(yù)算值之下了。版圖后模擬得到的數(shù)據(jù)如下所示。版圖的大小為 100μm×56μm，而模擬得到的電流值為 5mA/μm。
【學(xué)位授予單位】：國防科學(xué)技術(shù)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2009
【分類號】：TP332

【引證文獻(xiàn)】

相關(guān)碩士學(xué)位論文 前1條

1 高昌壘;65nm工藝下高速運(yùn)算單元及容軟錯(cuò)功能設(shè)計(jì)[D];國防科學(xué)技術(shù)大學(xué);2010年

本文編號：2661741