【摘要】： 基于MPC8540與DSP的雙處理器模式的硬件平臺(tái)是以機(jī)載顯示系統(tǒng)為需求進(jìn)行的研究和開發(fā)。針對(duì)未來(lái)戰(zhàn)機(jī)需要具有三維顯示的功能和特點(diǎn)，雙處理器模式的平臺(tái)可充分利用MPC8540處理器的通信和網(wǎng)絡(luò)方面的良好特性，而DSP則可高速實(shí)現(xiàn)圖形生成。論文主要討論了該硬件系統(tǒng)中MPC8540相關(guān)的設(shè)計(jì)。 論文完成了如下工作： 1)在充分考慮MPC8540的硬件特性基礎(chǔ)上進(jìn)行了總體結(jié)構(gòu)的設(shè)計(jì)。電源系統(tǒng)模塊，時(shí)鐘系統(tǒng)模塊，F(xiàn)LASH模塊和時(shí)鐘系統(tǒng)模塊是系統(tǒng)實(shí)現(xiàn)中最基本的四個(gè)部分，電源系統(tǒng)模塊系統(tǒng)采用3種電源總線；時(shí)鐘系統(tǒng)模塊保證整個(gè)系統(tǒng)使用統(tǒng)一的時(shí)鐘源，從而滿足MPC8540與DSP的時(shí)鐘同步；系統(tǒng)SDRAM模塊的設(shè)計(jì)利用MPC8540的DDR Controller來(lái)管理SDRAM；FLASH模塊則主要對(duì)控制FLASH的相關(guān)寄存器進(jìn)行配置。 2)詳細(xì)討論了MPC8540與DSP和MPC8540與FPGA的接口設(shè)計(jì)。MPC8540通過(guò)DSP自帶的HPI接口進(jìn)行通信，兩者通過(guò)16位總線進(jìn)行數(shù)據(jù)交換；MPC8540通過(guò)控制時(shí)序保證與FPGA間兩者的正常數(shù)據(jù)交換。
【圖文】：

與每個(gè)作為內(nèi)存的sDRAM的LDM，(U)DM連接的是MDM[0:7]中的兩個(gè)，與DQS同理，與作為ECC的SDRAM的LDQs連接的是MDM[8]。與作為ECC的SDRAM由于它是8位數(shù)據(jù)進(jìn)行交互，MPC只需要與SDRAM的LDQS，連接的是MDQ【8].DQS的作用是數(shù)據(jù)濾波。即確保輸出讀數(shù)據(jù)，輸入寫數(shù)據(jù)。對(duì)于x16模式，LDQs控制DQO一DQ7，(U)DQS控制DQS一DQ15。DM的作用是數(shù)據(jù)遮罩。即確保輸出讀數(shù)據(jù)，輸入寫數(shù)據(jù)。對(duì)于x16模式，，LDM控制DQo一DQ7，(U)DDM控制DQS一DQ15。刷新時(shí)間的計(jì)算方法如下:行刷新時(shí)間二(psRT+I)*(P仰+l沖usfreqbusfreq二66Mhz，PsRT=巧(十進(jìn)制)，P開=60(十進(jìn)制)，帶入可得到行刷新時(shí)間二14.8us。而選擇的SDRAM的要求是64ms/4096二15.6us，所以是可以滿足芯片時(shí)序要求的。K4HS11638B的讀寫時(shí)序如下:<Burst比ngth叫甲CAS比加ncy呂2，2.5>

圖3.6淤C8540與SDRAM連接原理圖完全可編程DDRSDRAM控制器支持大部分第一代的JEDEC標(biāo)準(zhǔn)的x16的DDR內(nèi)存，包括緩存的雙列直插內(nèi)存模塊和非緩存的雙列直插內(nèi)
【學(xué)位授予單位】：北京郵電大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2007
【分類號(hào)】：TP368.1

【共引文獻(xiàn)】

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本文編號(hào)：2661391