【摘要】： CPU的核心功能之一是實(shí)現(xiàn)基本算術(shù)運(yùn)算。在四則基本運(yùn)算中，，除法在技術(shù)實(shí)現(xiàn)上具有較高的復(fù)雜性，所以硬件除法器的設(shè)計(jì)一般會成為CPU設(shè)計(jì)中的重點(diǎn)與難點(diǎn)。對于嵌入式CPU來說，其設(shè)計(jì)目標(biāo)更加關(guān)心成本的降低，使得其算術(shù)運(yùn)算單元在性能設(shè)計(jì)指標(biāo)上需要有較大的靈活性，從而使硬件占用較小的面積。本文以國家863項(xiàng)目為依托，根據(jù)項(xiàng)目的實(shí)際需求并結(jié)合除法器設(shè)計(jì)領(lǐng)域新的理論與實(shí)踐進(jìn)展，實(shí)現(xiàn)了兩種實(shí)用的整數(shù)除法器。第一種以低成本簡約化設(shè)計(jì)為著眼點(diǎn)，采用最基本的基數(shù)-2算法，以標(biāo)準(zhǔn)加法器作為核心部件，輔以最低限度的硬件邏輯構(gòu)成數(shù)據(jù)通道，實(shí)現(xiàn)除法功能；第二種在前一種設(shè)計(jì)所采用的基本算法中引入中間數(shù)據(jù)的冗余表示形式，極大地提高了中間運(yùn)算的處理速度，使得一周期內(nèi)能做兩次基數(shù)-2加法的中間運(yùn)算，從而形成一種基數(shù)-4算法。與傳統(tǒng)的以ROM或PLA等存儲部件實(shí)現(xiàn)的基數(shù)-4除法器相比，這種以基數(shù)拆分的方式實(shí)現(xiàn)的基數(shù)-4除法器在不損失性能的前提下大幅降低了硬件結(jié)構(gòu)的復(fù)雜度。本文尾部的章節(jié)在兩種除法器設(shè)計(jì)的基礎(chǔ)上加入傳統(tǒng)的基數(shù)-4除法器作為參照，對三者的運(yùn)算性能、運(yùn)行速度等做了分析與比較。另外，本文在實(shí)現(xiàn)過程中還介紹了與除法器設(shè)計(jì)有關(guān)的一些設(shè)計(jì)方法，這些設(shè)計(jì)方法與除法器本身一樣具有實(shí)用價(jià)值。
【圖文】：

圖2.21數(shù)據(jù)選擇邏輯的合井化簡下圖是經(jīng)過驗(yàn)證的數(shù)據(jù)通道實(shí)際電路圖，整體結(jié)構(gòu)符合圖2.20(c)。除各主要部件為64位外，其余邏輯均為一位。在運(yùn)算周期中，64位鎖存器A日輸出經(jīng)過移位的部分余數(shù)高位，AL存放部分余數(shù)低位和商，B輸出動(dòng)態(tài)調(diào)整后的除數(shù)。調(diào)整周期中，A日輸出需要調(diào)整的數(shù)據(jù)，B輸出調(diào)整后的除數(shù)或者0。

圖2.2664位加法器版圖對加法器以外的部分，版圖上采用縱向分割的辦法，以bit為單位，先畫出個(gè)bit的版圖單元(一個(gè)slice)，再拼接成全部64位版圖，如下圖所示:攤攤;暮象象引引轟接;撰)爭扎扎
【學(xué)位授予單位】：同濟(jì)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2007
【分類號】：TP332.2

【引證文獻(xiàn)】

相關(guān)碩士學(xué)位論文 前2條

1 安然;基于FPGA的除法器的設(shè)計(jì)和實(shí)現(xiàn)[D];成都理工大學(xué);2011年

2 鄔桐;采用數(shù)字技術(shù)開環(huán)架構(gòu)的D類音頻功率放大器的研究與設(shè)計(jì)[D];浙江大學(xué);2012年

本文編號：2661226