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微處理器性能分析與優(yōu)化

發(fā)布時間:2020-05-11 15:14
【摘要】: 面對日益復(fù)雜的設(shè)計和有限的設(shè)計時間,如何有效地進(jìn)行性能分析和優(yōu)化,是擺在每一個處理器設(shè)計者面前的問題。本文緊密結(jié)合一個高性能微處理器(龍芯2號[HZL05])的設(shè)計,從性能分析環(huán)境設(shè)計和性能分析方法著手,系統(tǒng)地研究了微處理器性能分析和優(yōu)化問題,并根據(jù)性能分析結(jié)果提出了若干龍芯2號結(jié)構(gòu)優(yōu)化方法。 性能分析環(huán)境的核心是目標(biāo)處理器和工作負(fù)載的模型,這些模型的準(zhǔn)確性、速度和靈活性是其關(guān)鍵指標(biāo)。處理器的RTL模型是一種準(zhǔn)確的模型,但是它的速度和靈活性不能滿足性能分析的要求。本文提出了一種使用高級語言對硬件建模的方法,并使用它建立了龍芯2號的信號級模擬器ICT-godson。ICT-godson和RTL的邏輯行為相同,但速度可以比RTL仿真高一個數(shù)量級以上。 ICT-godson部分解決了運行速度的問題,但由于它還是模擬了所有硬件信號和行為,其速度和靈活性依然受到比較大的限制。為此本文進(jìn)一步建立了一種更高層的模擬器Sim-godson。Sim-godson是一個用C語言實現(xiàn)的龍芯2號處理器性能模型。執(zhí)行驅(qū)動的組織方式、高效的數(shù)據(jù)結(jié)構(gòu)和算法以及模塊化實現(xiàn)保證了Sim-godson的速度和靈活性。Sim-godson每秒能夠模擬約500K個處理器周期,和目前公開的最快的詳細(xì)模擬器相當(dāng)。Sim-godson支持大程序快速評估,能夠在一個小時內(nèi)準(zhǔn)確地給出SPEC CPU2000程序的性能數(shù)據(jù)。Sim-godson同時支持用戶級模擬和全系統(tǒng)模擬,既能滿足不同場合的要求,還能方便地隔離操作系統(tǒng)和I/O對程序性能的影響。本文還為Sim-godson建立了一個完整的驗證流程,它能夠有效地控制模擬器的誤差。 為了充分滿足不同設(shè)計階段和設(shè)計目的的需求,性能分析環(huán)境應(yīng)該由一組工具組成。除了ICT-godson和Sim-godson兩種高級語言性能模型,本文建立的性能分析環(huán)境還包括RTL和FPGA仿真環(huán)境以及一些輔助的軟件工具。RTL和FPGA主要用于驗證高級語言模型,各種輔助工具可以用于工作負(fù)載的分析和優(yōu)化。 本文為ICT-godson和Sim-godson模擬器實現(xiàn)了多角度的數(shù)據(jù)收集。這種方法能夠從各個側(cè)面體現(xiàn)目標(biāo)處理器的行為,幫助設(shè)計人員發(fā)現(xiàn)性能瓶頸。為了更深入地理解高性能微處理器的行為,本文進(jìn)一步考察了一些瓶頸分析方法。這些方法能夠用來系統(tǒng)地確定處理器內(nèi)部各類瓶頸因素的重要程度以及它們之間的關(guān)系。 最后,本文詳細(xì)地討論了龍芯2號性能分析和優(yōu)化工作。我們展示了多角度的數(shù)據(jù)收集方法的實際應(yīng)用,分析了龍芯2號的瓶頸,并討論了基于性能分析的一些優(yōu)化,包括Load猜測優(yōu)化、存儲系統(tǒng)優(yōu)化等。本文還討論了對SPEC CPU2000工作負(fù)載的分析,以及編譯器和操作系統(tǒng)對性能的影響。實踐證明,本文所建立的性能分析環(huán)境和分析方法能很好地滿足實際高性能微處理器性能分析和優(yōu)化的需求。
【圖文】:

界面圖,界面,檢查點,內(nèi)部狀態(tài)


第三章 ICT-godson 模擬器的設(shè)計與優(yōu)化記錄到文件中。ICT-godson 實現(xiàn)了檢查點(checkpoint)支持,它能夠把某個時刻的處理器內(nèi)部狀態(tài)記錄到文件,利用該文件以后可以迅速恢復(fù)到該時刻的狀態(tài)。檢查點在定位錯誤的過程中非常有用。例如,如果模擬器運行 10 億拍時發(fā)現(xiàn)錯誤,我們可以每個 1 億拍保存一個檢查點,然后從離錯誤現(xiàn)象最近的檢查點開始,尋找錯誤的根源。檢查點也能用于節(jié)省性能分析的時間,例如,我們可以把操作系統(tǒng)完成啟動時的狀態(tài)保存為一個檢查點,并利用這個檢查點節(jié)省模擬操作系統(tǒng)啟動的時間。3.2.3 可視化我們實現(xiàn)了一個基于 TCL/TK 的可視化界面,用于直觀地觀察處理器內(nèi)部狀態(tài)變化,如圖 3.1 所示。這種方式能有助于理解處理器的工作原理,也可以用于分析一些典型代碼段的行為。

設(shè)計矩陣


圖 6.1 PB 設(shè)計矩陣(X=8)6.3 交互代價分析Fields 等人[FBH04]提出使用交互代價(interaction costs, icost)來分析微體系結(jié)構(gòu)瓶頸。在這種方法里,一個性能瓶頸是一個影響執(zhí)行時間的事件集合。這里的事件包括前面所說的處理器參數(shù),也可以指一些具體事件,例如特定的一個 CACHE 不命中。一個事件的代價(cost)定義為將該事件理想化(對一個 CACHE 不命中來說,理想化就是把它換為命中;對指令窗口大小來說,則是把指令窗口設(shè)為無限大)之后能夠獲得的加速。設(shè) t 為原執(zhí)行時間,t(e)為將事件 e 理想化之后的執(zhí)行時間,則Cost(e) = t  t(e).這個定義可以自然地擴(kuò)展到一個事件集合的代價。Cost 是一個很有用的值,,比如給出一個特定 load 指令所有動態(tài)不命中的代價,可以用來決定對它預(yù)取是否值得;對于處理器設(shè)計者來說,它可以指出優(yōu)化某個部件有多大的潛力。只了解單個事件的代價是不夠的,因為它沒有體現(xiàn)事件之間的交互影響。正如 6.1
【學(xué)位授予單位】:中國科學(xué)院研究生院(計算技術(shù)研究所)
【學(xué)位級別】:博士
【學(xué)位授予年份】:2005
【分類號】:TP332

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本文編號:2658650

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