【摘要】： 近年來,隨著通信、計(jì)算機(jī)和多媒體技術(shù)的日益進(jìn)步,對存儲(chǔ)器的容量和性能提出了越來越高的要求�，F(xiàn)代處理器性能以60%的年增長率飛速發(fā)展,相比之下,處于不同工藝下的DRAM的時(shí)滯和帶寬的改進(jìn)卻分別只有7%和15%～20%;因此,存儲(chǔ)器性能已經(jīng)成為計(jì)算機(jī)系統(tǒng)性能提升的瓶頸。 同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器SDRAM因其容量大、讀寫速度快、支持猝發(fā)式讀寫及相對低廉的價(jià)格而得到了廣泛的應(yīng)用。SDRAM存儲(chǔ)器有復(fù)雜的時(shí)序要求,需要定時(shí)刷新,因此必須設(shè)計(jì)SDRAM控制器。 本文在研究SDRAM存儲(chǔ)器基本操作以及傳統(tǒng)SDRAM控制器功能的基礎(chǔ)上,提出了多種資源共享SDRAM的設(shè)計(jì)方案,首先分析頂層模塊的功能,再將其功能分類細(xì)化,分配到不同的子模塊去實(shí)現(xiàn),然后自底向上的先逐步完成了初始化、自動(dòng)刷新、讀寫、仲裁器等功能子模塊的具體設(shè)計(jì),最后將子模塊相互連接生成頂層模塊。 本文從總體架構(gòu)設(shè)想到具體邏輯設(shè)計(jì)都做了詳細(xì)的描述。實(shí)現(xiàn)了控制器初始化、自動(dòng)刷新、自動(dòng)刷新讀操作、自動(dòng)刷新寫操作、優(yōu)先級仲裁等基本操作,并運(yùn)用Verilog語言進(jìn)行代碼描述并通過功能仿真證明控制器的功能和時(shí)序邏輯的正確性。
【圖文】：

處理器件層的核心是嵌入式微處理器，，嵌入式式微處理器大多工作在為特定用戶群所由板卡完成的任務(wù)集成到芯片內(nèi)部，從，同時(shí)還具有很高的效率和可靠性。要存儲(chǔ)器來存放和執(zhí)行代碼。嵌入式系。接口和I/O接口外界交互需要一定形式的通用設(shè)備接口他設(shè)備的或傳感器的連接來實(shí)現(xiàn)微處理層之間為中間層，也稱為硬件抽象層（包（Board Support Package，BSP），它系統(tǒng)的底層驅(qū)動(dòng)程序與硬件無關(guān)，上層

圖 2.4 DDRII、DDR 與 SDRAM 操作時(shí)鐘2.3 SDRAM 單元概述DRAM（動(dòng)態(tài)存儲(chǔ)器）的基本存儲(chǔ)電路以電荷形式存柵極和源極之間的極間電容或?qū)ｉT集成的電容上。電容電后表示0。根據(jù)使用的三極管數(shù)量不同，有六管型、四中，單管型由于結(jié)構(gòu)簡單、集成度高而得到廣泛應(yīng)用。圖2.5所示。數(shù)據(jù)以電荷形式存儲(chǔ)在電容CS上，CD表示V用做開關(guān)。行選信號高電平有效時(shí)V導(dǎo)通，電路可以進(jìn)寫入時(shí)，行選信號為高電平，V導(dǎo)通，數(shù)據(jù)線上的信邏輯1時(shí)，CS被充電至高電平，反之被放電為低電平。讀出操作前，先將管子選通，使電容器與數(shù)據(jù)相連接的增量判斷是讀1還是讀0。讀出操作完成后，由于電荷存儲(chǔ)的信息遭到破壞，因此必須進(jìn)行重寫。[6]
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2009
【分類號】：TP333

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6 楊映輝;基于FPGA的SDRAM控制器設(shè)計(jì)及應(yīng)用[D];蘭州大學(xué);2007年

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本文編號：2657453