【摘要】：三維圖像和信號(hào)處理等多媒體應(yīng)用的到來對(duì)于浮點(diǎn)單元的性能要求越來越高,而在浮點(diǎn)運(yùn)算中,加法和乘法占了絕大部分,所以設(shè)計(jì)一個(gè)高性能的將加法和乘法融為一體的浮點(diǎn)乘累加器就顯得非常的必要。而且單精度和雙精度的浮點(diǎn)乘累加器的實(shí)現(xiàn)結(jié)構(gòu)類似,有很多功能單元可以復(fù)用,為了提高硬件資源的利用率,本文以設(shè)計(jì)與實(shí)現(xiàn)一個(gè)高吞吐率的單雙精度可配置的浮點(diǎn)乘累加器為研究?jī)?nèi)容。本文采用8級(jí)流水線結(jié)構(gòu)以達(dá)到高吞吐率的研究目標(biāo),單周期完成一次累加操作,每周期可完成一個(gè)雙精度或兩個(gè)并行的單精度浮點(diǎn)操作。為了最大限度的提高乘累加器的吞吐率,本文采用一系列的優(yōu)化算法,包括改進(jìn)的Booth編碼(部分積產(chǎn)生)、華萊士樹(部分積壓縮)、指數(shù)自對(duì)齊(以便將累加循環(huán)操作中的部分指數(shù)對(duì)齊操作移到循環(huán)之外)、進(jìn)位保留形式輸出累加循環(huán)結(jié)果,以及溢出預(yù)測(cè)、前導(dǎo)零預(yù)測(cè)、sparse-tree等,并且將標(biāo)準(zhǔn)化操作移到了累加循環(huán)之外,從而只有在累加循環(huán)結(jié)束之后才進(jìn)行標(biāo)準(zhǔn)化操作。對(duì)于只有雙精度浮點(diǎn)乘累加運(yùn)算才需要的流水線級(jí)采用門控時(shí)鐘控制,這樣既可提高單精度浮點(diǎn)乘累加運(yùn)算的吞吐率,又可減少不必要的功耗。最終在SMIC 65nm CMOS標(biāo)準(zhǔn)工藝下,七層金屬,1.08V、125℃的環(huán)境中,物理設(shè)計(jì)的結(jié)果顯示,該乘累加器的工作頻率可達(dá)到500 MHz,吞吐率為2 GFlops。
【圖文】：

b) 該浮點(diǎn)乘累加器版圖的 Physical viewb) Physical view of layout of the proposed FPMAC圖 5-9 該浮點(diǎn)乘累加器的版圖Fig. 5-9 Layout of the proposed FPMAC
【學(xué)位授予單位】：上海交通大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2011
【分類號(hào)】：TP332

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本文編號(hào)：2657306