【摘要】：為了提升芯片性能和減小信號(hào)延遲,互連引線更短硅通孔(TSV)3D集成將替代目前的二維平面互連。硅通孔3D集成的市場(chǎng)包括圖像傳感器、存儲(chǔ)器、高速邏輯、處理器等等,甚至一些軍用產(chǎn)品也有應(yīng)用。成本和性能的權(quán)衡將成為硅通孔3D集成何時(shí)實(shí)現(xiàn)商業(yè)化的主要決定因素。2007年底或者2008年初,圖像傳感和存儲(chǔ)器器領(lǐng)域?qū)?shí)現(xiàn)硅通孔(TSV)3D集成的商業(yè)化應(yīng)用。 基于存儲(chǔ)器芯片的自身特點(diǎn),本文提出了一套低成本集成方案——先鍵合、再減薄、最后制作通孔;并重點(diǎn)對(duì)集成方案中的硅通孔刻蝕技術(shù)進(jìn)行了研究。 在硅通孔刻蝕工藝的研究上,分別對(duì)切換式DRIE刻蝕系統(tǒng)和同步式DRIE刻蝕系統(tǒng)在硅通孔刻蝕的應(yīng)用,作了分析、探討和實(shí)驗(yàn)的驗(yàn)證。對(duì)于切換式DRIE刻蝕系統(tǒng),我們研究了刻蝕工藝對(duì)硅通孔輪廓的控制方法;解決了SiO2埋層結(jié)構(gòu)中界面處的鉆蝕問題;另外對(duì)于切換式工藝自身的刻蝕機(jī)制造成的通孔側(cè)壁扇形輪廓的問題,進(jìn)行了有效的抑制。對(duì)于同步式DRIE刻蝕系統(tǒng),我們通過建立刻蝕反應(yīng)腔仿真模型,大幅改善了刻蝕的均勻性;而對(duì)于同步式刻蝕出現(xiàn)的兩種鉆蝕效應(yīng),我們深入分析了各自形成原因,通過理論研究,分析了可能的抑制方法,并最終經(jīng)過實(shí)驗(yàn)驗(yàn)證得到了有效抑制這兩種鉆蝕效應(yīng)的方法。經(jīng)過從理論到實(shí)踐的反復(fù)研究,分別用切換式刻蝕系統(tǒng)和同步式刻蝕系統(tǒng)實(shí)現(xiàn)了直徑30μm深70μm的硅通孔刻蝕。
【圖文】：

第一章 引言1.1 電子封裝發(fā)展趨勢(shì)封裝技術(shù)其實(shí)就是一種將集成電路打包的技術(shù)。這種打包對(duì)于芯片來說是必須的，也是至關(guān)重要的。因?yàn)樾酒仨毰c外界隔離，以防止空氣中的雜質(zhì)對(duì)芯片電路的腐蝕而造成電氣性能下降。另一方面，封裝后的芯片也更便于安裝和運(yùn)輸。由于封裝技術(shù)的好壞還直接影響到芯片自身性能的發(fā)揮和與之連接的 PCB（印制電路板）的設(shè)計(jì)和制造，因此它是至關(guān)重要的。封裝也可以是指安裝半導(dǎo)體集成電路芯片用的外殼，它不僅起著安放、固定、密封、保護(hù)芯片和增強(qiáng)導(dǎo)熱性能的作用，而且還是溝通芯片內(nèi)部世界與外部電路的橋梁——芯片上的接點(diǎn)用導(dǎo)線連接到封裝外殼的引腳上，這些引腳又通過印刷電路板上的導(dǎo)線與其他器件建立連接。因此，封裝技術(shù)是集成電路產(chǎn)業(yè)中非常關(guān)鍵的一環(huán)。伴隨著大規(guī)模集成電路(LSI)的出現(xiàn)和發(fā)展，在封裝技術(shù)和產(chǎn)業(yè)領(lǐng)域，先后經(jīng)歷過兩次大的高密度封裝技術(shù)變革，見圖 1[1]。

采用引線鍵合工藝技術(shù)的 SiP 在芯片上和芯片下面的空間所產(chǎn)生的引線跨不可避免的。在芯片上制造硅通孔（TSV，Through Silicon Via），以便將引出線焊安置在 IC 芯片的背面。這樣進(jìn)一步提高了互連的密度，顯著地改善了由互起的信號(hào)延遲，如圖 2 所示。硅通孔 3D 集成的相關(guān)設(shè)備和單步工藝已經(jīng)成從技術(shù)層面講，，大規(guī)模制造已經(jīng)可以實(shí)現(xiàn)[2]。圖 3 隨著器件尺寸的不斷縮小，互連引起的信號(hào)延遲開始變成芯片性能提升的
【學(xué)位授予單位】：上海交通大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2007
【分類號(hào)】：TP333

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本文編號(hào)：2656847