【摘要】：在納米級(jí)工藝逐年減小而芯片集成度提高的發(fā)展趨勢(shì)下,集成電路的功耗問(wèn)題越來(lái)越引起設(shè)計(jì)者的關(guān)注。本學(xué)位論文選取圖像與語(yǔ)音等數(shù)字信號(hào)處理器、高速數(shù)字信號(hào)處理器(DSP)和微處理器等各類芯片中的必不可少的算術(shù)邏輯模塊——乘法器為研究對(duì)象。本課題針對(duì)乘法器的速度和能耗兩大設(shè)計(jì)要點(diǎn),并根據(jù)改進(jìn)型Booth算法的快速并行運(yùn)算以及絕熱電路可減小電路動(dòng)態(tài)功耗的特點(diǎn),提出了一種基于改進(jìn)型Booth算法的新型絕熱乘法器結(jié)構(gòu)。該乘法器結(jié)構(gòu)由CPAL (Complementary Pass-transistor Adiabatic Logic)電路實(shí)現(xiàn),已通過(guò)基于電路圖的前仿真和基于芯片版圖的后仿真驗(yàn)證。隨后,在目前的各種功耗減小技術(shù)的理論基礎(chǔ)上,對(duì)90nm以下工藝的乘法器單元電路如1bit全加器、4-2壓縮器和4bit超前進(jìn)位加法器等小型組合電路進(jìn)行研究,嘗試將雙閾值、近閾值等技術(shù)用于絕熱電路中。最后,本文受“以PMOS管為主”的設(shè)計(jì)思路啟發(fā),提出了一種新型邏輯(命名為2P-2P2N)的超低功耗電路。 本課題將主要研究基于Booth算法的低功耗乘法器的電路設(shè)計(jì),本文主要包括以下幾個(gè)部分: 1、介紹了本課題所涉及到的理論基礎(chǔ)及設(shè)計(jì)工具,分四大塊內(nèi)容:改進(jìn)型Booth算法、能量回收型電路(即絕熱電路)、漏功耗減小技術(shù)和課題所用到的IC設(shè)計(jì)工具介紹。 2、介紹了基于改進(jìn)型Booth算法的四相CPAL絕熱邏輯乘法器的設(shè)計(jì)。不僅提出了同樣適用于其他絕熱邏輯的改進(jìn)型Booth乘法器的電路結(jié)構(gòu),還詳細(xì)描述了乘法器的時(shí)序以及基于CPAL電路的單元電路設(shè)計(jì)。并且也提出了一套針對(duì)CPAL電路的晶體管最佳尺寸的選取方法。最后,用TSMC0.18μm工藝分別實(shí)現(xiàn)基于CPAL和靜態(tài)互補(bǔ)CMOS邏輯的改進(jìn)型Booth乘法器,并分別進(jìn)行前仿真功能驗(yàn)證和能耗比較。最后,繪制出兩種邏輯實(shí)現(xiàn)的改進(jìn)型Booth乘法器版圖,并進(jìn)行后仿真功能驗(yàn)證和能耗比較。 3、介紹了將近閾值技術(shù)運(yùn)用于CPAL絕熱電路的設(shè)計(jì)中,以達(dá)到大幅度減小絕熱電路的總功耗的目的。并研究CPAL電路在接近閾值電壓的低工作電壓下的各種電路性能,選取最優(yōu)的低電壓,使CPAL電路邏輯功能正確且總功耗又最小。最后,以4-2壓縮器為例進(jìn)行驗(yàn)證。 4、介紹了將雙閾值技術(shù)運(yùn)用于CPAL絕熱電路的設(shè)計(jì)中,以達(dá)到減小絕熱電路的漏功耗的目的。依據(jù)雙閾值技術(shù)理論,找出CPAL電路中的關(guān)鍵及非關(guān)鍵路徑,并研究采用兩種不同閾值的晶體管的CPAL電路性能。最后,以1bit全加器為例進(jìn)行驗(yàn)證。 5、介紹了一種新型的絕熱電路,根據(jù)“PMOS管與NMOS管的邏輯特性對(duì)偶”,以及PMOS管比NMOS管柵漏電流更小的特性,提出了一種新型絕熱邏輯2P-2P2N超低功耗電路。最后,用這種新的邏輯實(shí)現(xiàn)了組合電路中的4-bit超前進(jìn)位加法器電路和時(shí)序電路中的D觸發(fā)的設(shè)計(jì)。
【圖文】：

乘數(shù):乘數(shù)：圖2.1 傳統(tǒng)的乘法算法與改進(jìn)型Booth 算法Fig. 2.1 Conventiona l multiplicative algorith mand modified Booth algorith m

X7圖3.14 基于CPAL 的8×8-bit Booth 乘法器的總版圖Fig. 3.14 The layout of an 8×8-bit booth multiplier based on CPALA. Booth 編碼器由圖 3.14 中所示的總絕熱乘法器版圖可知，一個(gè) Booth 編碼器后接一串同步時(shí)序的緩沖器鏈，而它緊接著的是一個(gè)基本緩沖器門電路。依前述的優(yōu)化原則，可將 Booth 編碼器里的每個(gè)單元電路中的 W1 取為 6λ。Booth 編碼器的版圖如圖 3.15 所示，圖中用虛線圍起來(lái)的五個(gè)部分分別標(biāo)有 0X，，+2X，-2X，-1X 和+1X
【學(xué)位授予單位】：寧波大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2011
【分類號(hào)】：TP332.22

【參考文獻(xiàn)】

相關(guān)期刊論文 前4條

1 胡建平,葉錫恩,汪鵬君;采用交流能源的低功耗絕熱觸發(fā)器[J];電路與系統(tǒng)學(xué)報(bào);2003年03期

2 胡建平,汪鵬君,夏銀水;一種交叉耦合低功耗傳輸門絕熱邏輯電路[J];固體電子學(xué)研究與進(jìn)展;2003年03期

3 胡偉武;李國(guó)杰;;納米級(jí)工藝對(duì)微處理器設(shè)計(jì)的挑戰(zhàn)[J];中國(guó)集成電路;2008年07期

4 胡建平,李宏;可預(yù)置絕熱觸發(fā)器的設(shè)計(jì)及其應(yīng)用[J];微電子學(xué);2003年03期

本文編號(hào)：2654422