【摘要】： 存儲控制器是計算機系統(tǒng)中的重要組成部分,它是CPU和存儲器之間交換數(shù)據(jù)的橋梁和紐帶。存儲控制器決定了計算機系統(tǒng)所能支持的最大存儲器容量、存儲器Bank數(shù)、存儲器類型、速度以及存儲器顆粒的數(shù)據(jù)寬度等重要參數(shù),如何高效發(fā)揮存儲器芯片有效數(shù)據(jù)帶寬是決定計算機系統(tǒng)的存儲器性能的關(guān)鍵,也是影響計算機系統(tǒng)整體性能的重要因素。 本文首先分析了DDR2存儲器面臨的挑戰(zhàn),對DDR3存儲控制器技術(shù)發(fā)展的必要性進行了論述。隨后本文介紹了DDR3的主要技術(shù)特點和DDR3存儲器的控制狀態(tài)機和控制命令。 基于當(dāng)前國際上存儲控制器的技術(shù)發(fā)展趨勢,本文提出了一種DDR3存儲控制器的總體設(shè)計方案,該方案將存儲控制器的功能進一步劃分為傳輸層和物理層,隨后對其中主要模塊的功能和實現(xiàn)細節(jié)進行了詳細描述。該控制器可高效地完成訪存請求調(diào)度,提高存儲總線利用率,從而提高訪存帶寬,降低訪存延遲,對今后其它支持DDR3存儲器的數(shù)字系統(tǒng)設(shè)計提供了一定的參考。
【圖文】：

圖 1.1 DDR、DDR2 與 DDR3 的結(jié)構(gòu)對比以及相應(yīng)的預(yù)取設(shè)計DDR 存儲器實現(xiàn)了雙倍數(shù)據(jù)率傳輸(Double Data Rating)，它可以在一個時期傳輸兩次數(shù)據(jù)，即在時鐘的上升沿和下降沿分別激發(fā)一次，這樣它的數(shù)據(jù)頻率就達到時鐘頻率的兩倍，而它的核心頻率仍然與時鐘頻率相同，例如 DDR4儲器，它的核心頻率與時鐘頻率都只有 200MHz。雙倍數(shù)據(jù)率意味著存儲器核在一個時鐘周期內(nèi)供給兩倍的數(shù)據(jù)，為了做到這一點，DDR 存儲器引入了 2b取設(shè)計，在預(yù)取機制中，存儲器 Cell 陣列的數(shù)據(jù)先被輸入到 I/O Buffer 緩，然后再從 I/O Buffer 向存儲器總線輸出。而 2bit 預(yù)取則意味著每個時鐘存儲器 Cell 陣列都會發(fā)送 2bit 數(shù)據(jù)到 I/O Buffer 內(nèi)暫存，以滿足下個時鐘的兩次數(shù)據(jù)傳送。7

的核心頻率仍然只有 200MHz、也就是和 DDR400 相當(dāng)，主要的了 4bit 預(yù)取和頻率不對等的設(shè)計，控制 I/O Buffer 的時鐘的 2 倍，而數(shù)據(jù)傳輸頻率仍為時鐘頻率的 2 倍，也就是說 DDR到核心頻率的 4 倍。接下來的 DDR3 同樣是沿著這條道路前進到 8bit，并將時鐘頻率提升為核心頻率的 4 倍——假設(shè)其核心時鐘頻率就達到 400MHz，數(shù)據(jù)傳輸頻率則高達 800MHz，這也就準(zhǔn)。由于 DRAM 內(nèi)部存儲單元的核心頻率提高比較困難且成本較核心頻率已經(jīng)達到了 200MHz，為了解決外部數(shù)據(jù)傳輸率和核DDR3 引進了新的 8-bit Prefetch（數(shù)據(jù)預(yù)取架構(gòu)）技術(shù)來保增長。0 內(nèi)部 Cell（存儲單元）的核心頻率僅為 100MHz，采用 8-bi能提供和核心頻率為 200MHz 的 DDR2-800 同樣的帶寬。也就是這種并行運行的方式來增加內(nèi)部帶寬，，可以讓存儲器頻率提升線。圖 2.1 是 DDR、DDR2 和 DDR3 預(yù)取技術(shù)的比較[7]。
【學(xué)位授予單位】：國防科學(xué)技術(shù)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2008
【分類號】：TP333

【引證文獻】

相關(guān)博士學(xué)位論文 前1條

1 鄧林;單芯片多核處理器存儲優(yōu)化技術(shù)研究[D];國防科學(xué)技術(shù)大學(xué);2011年

相關(guān)碩士學(xué)位論文 前1條

1 史林森;基于自主CPU的DDR3系統(tǒng)協(xié)同仿真與設(shè)計[D];國防科學(xué)技術(shù)大學(xué);2011年

本文編號：2654138