發(fā)布時間：2020-05-07 03:51

【摘要】：隨著半導體制造工藝的發(fā)展與計算機體系結構等方面的改進,DSP已經(jīng)在通信、軍事、控制、家電等領域得到廣泛的應用。由于DSP一般是面向數(shù)據(jù)密集型的應用,存儲器訪問速度、效率對處理器系統(tǒng)性能影響越來越突出,因此片內存儲器是處理器研究的重點之一。 YHFT-DSPX是我校自主研發(fā)的一款高性能定點數(shù)字信號處理器,芯片最高工作頻率可達250MHz。該款處理器采用超長指令字體系結構與哈佛總線結構,含有八個功能部件且可并發(fā)執(zhí)行。本文詳細分析了全芯片對片內存儲器的功能需求,擬定了與其他部件的接口協(xié)議,并將其劃分為兩個功能部件——片內數(shù)據(jù)存儲器和片內程序存儲器,分別對其展開性能分析、結構研究和邏輯設計。 本文深入研究了取指過程,成功的設計了存儲器訪問請求的發(fā)起、請求的仲裁、取指包提交以及存儲體組織等模塊。針對cache命中失效的情況,通過增加額外的判斷邏輯確保取指過程的正確性。除此之外,結合IDM部件的功能特點,重點針對DMA與CPU內核訪存部件(包括DA部件和DB部件)并發(fā)訪問發(fā)生沖突即訪問目標地址有重疊的情況,通過采用優(yōu)先權仲裁方式,根據(jù)DMA寄存器的配置信息結合既定的DA和DB部件的優(yōu)先級安排來裁定訪問次序,從整體上解決了影響存儲器訪問性能瓶頸問題。 此外,本文還詳細研究了片內存儲器系統(tǒng)級驗證方法,編制了大量系統(tǒng)級功能驗證代碼,分別通過系統(tǒng)級功能模擬與FPGA仿真驗證了設計正確性,確保片內存儲器在功能上滿足全芯片設計需求。還采用了多種綜合策略,對片內存儲器進行了綜合優(yōu)化,使得設計在時序方面能夠收斂,在面積上獲得了令人滿意的結果。對于芯片的測試與應用結果表明:本文所設計的基于YHFT-DSPX的片內存儲器,達到了既定的設計性能指標,完全能夠滿足高性能DSP體系結構的應用要求。
【圖文】：

國防科學技術大學研究生院工程碩士學位論文第二章 YHFT-DSPX 片內存儲器結構2.1 YHFT-DSPX 體系結構YHFT-DSPX 是一款高速定點數(shù)字信號處理器，穩(wěn)定工作頻率為 200M頻率可達 250MHz，在 200MHz 的工作頻率下峰值處理速度達 1600MIPP 處理器由四個主要部分組成：CPU 內核、片內存儲器、片外存儲器和。CPU 采用 VLIW 結構，，8 個功能單元可以并行操作，這些功能單元被的兩組，每組由 4 個基本功能單元組成。另外，還采用哈佛結構，將程和數(shù)據(jù)存儲器分開，提高了指令與數(shù)據(jù)存取的并行性，從而提高系統(tǒng)的速度和數(shù)據(jù)處理能力。該款芯片擁有豐富的片內集成外設，包括直接存（DMA）、串行接口、外部存儲器接口（EMIF）、擴展總線等。YHF片整體結構如圖 2.1 所示。

1.2 數(shù)據(jù)存儲控制器功能概述 數(shù) 據(jù) 存 儲 器 容 量 為 256KB， 劃 分 為 兩 存 0h~8001FFFFh 和 80020000h~8003FFFFh。每一塊8K 深度的存儲體。針對片內數(shù)據(jù)存儲器的數(shù)據(jù)吞成兩個 32 位的 CPU 訪問與一個 32 位的 DMA 訪個存儲體中，CPU 的 DA 和 DB 數(shù)據(jù)訪問通路或 據(jù)存儲器的任何部分而不會發(fā)生沖突。內程序存儲器的訪問需要通過數(shù)據(jù)存儲控制器，圖 2.6 所示。IDM 部件主要作用：對于 CPU 或 DMA 控制器提交的訪問片內數(shù)據(jù)存對 CPU 提交的訪問 EMIF 的申請進行處理。作為 CPU 通過外設總線控制器訪問片內外設的橋 對片外存儲器接口、片內集成外設、DMA 的訪問的處理后，才發(fā)送請求給各個功能部件。在此過一是：仲裁導致訪問沖突的請求源。二是：將并
【學位授予單位】：國防科學技術大學
【學位級別】：碩士
【學位授予年份】：2011
【分類號】：TP332

【參考文獻】

相關期刊論文 前2條

1 王恒娜;訪問局部性原理在Cache系統(tǒng)優(yōu)化及設計中的應用[J];安徽師范大學學報(自然科學版);2004年04期

2 胡春媚,江東,馬劍武,陳書明,郭陽;基于標準單元ASIC設計的綜合優(yōu)化綜述[J];計算機工程與科學;2005年04期

相關碩士學位論文 前1條

1 楊京飛;32位DSP高性能串行接口的設計與實現(xiàn)[D];國防科學技術大學;2010年

本文編號：2652391