發(fā)布時間：2020-05-07 02:06

【摘要】： 設計硬件加速部件已成為擴展通用微處理器計算平臺科學應用用途的重要手段。可重構(gòu)加速部件既具有微處理器的軟件靈活性,又具有專用集成電路的硬件高效性,是一種高效的硬件結(jié)構(gòu)。為了充分發(fā)揮微處理器和可重構(gòu)結(jié)構(gòu)各自的優(yōu)勢,通常將可重構(gòu)結(jié)構(gòu)和微處理耦合在一起構(gòu)成混合可重構(gòu)系統(tǒng)。 混合可重構(gòu)系統(tǒng)中的可重構(gòu)加速部件與微處理器有以下四種耦合方式,即:寄存器級耦合、協(xié)處理器級耦合、存儲總線級耦合和外部總線級耦合。由于存儲總線具有高帶寬低延遲和與CPU通信路徑較短的特點,故基于存儲總線的可重構(gòu)硬件加速部件對加解密、圖像處理、基因序列檢測等計算密集型應用具有很好的適用性。 在此基礎上,本文提出了一種基于存儲總線的可重構(gòu)硬件加速部件RHAU的體系結(jié)構(gòu),并介紹了它與系統(tǒng)的整合方式。RHAU中的Control FPGA負責與存儲總線交互,完成地址識別和數(shù)據(jù)接收任務。驅(qū)動程序負責在操作系統(tǒng)啟動之后修改存控中的寄存器,為RHAU分配地址空間,使用戶可以正常使用和訪問RHAU。本文給出AES算法的迭代實現(xiàn)和流水實現(xiàn)。在流水實現(xiàn)中,針對AES算法中字節(jié)替換SubByte和逆字節(jié)替換InvSubByte,分別采用查找表和組合邏輯流水實現(xiàn)。另外針對圖像增強算法,本文也給出RHAU下的映射實現(xiàn)。 為了獲得RHAU對AES算法和圖像增強算法的加速比,本文提出了性能評價的解析模型,并通過修改SIS模擬器來獲得測試數(shù)據(jù)。結(jié)果表明,RHAU對AES加解密和圖像增強算法具有較高的加速比。
【圖文】：

式與通用微處理器計算模式、ASIC 計算的控制代碼也有完成計算功能的計任務，例如目標識別、字符模式匹等；通用微處理器具有很大的靈活可重構(gòu)結(jié)構(gòu)和通用微處理器的各自中難以映射到可重構(gòu)結(jié)構(gòu)的控制部算核部分映射到可重構(gòu)結(jié)構(gòu)中，由形成了包括處理器和可重構(gòu)硬件加達到較高的性能。并且，當應用程，靈活性好�？偩�的可重構(gòu)硬件加速部件利用了短的特點，對目標識別、加解密、能。1.2 課題研究的內(nèi)容

國防科學技術(shù)大學研究生院學位論文行變動；同時，可重構(gòu)結(jié)構(gòu)使軟件模塊和硬件模塊的協(xié)同更加設計時，我們可以在系統(tǒng)的速度、系統(tǒng)實現(xiàn)的硬件加速功能、做出折衷。 可重構(gòu)硬件與通用微處理的耦合方式充分發(fā)揮通用微處理器和可重構(gòu)硬件 FPGA 的特點，通常將 FP器耦合到一起。通用微處理器執(zhí)行應用程序的非關(guān)鍵代碼，， FP的計算核進行加速，構(gòu)成由可重構(gòu)硬件 FPGA 和通用微處理器統(tǒng)�？芍貥�(gòu)系統(tǒng)中的可重構(gòu)硬件加速部件，可以耦合到如圖 2-2 所示
【學位授予單位】：國防科學技術(shù)大學
【學位級別】：碩士
【學位授予年份】：2006
【分類號】：TN791;TP336

【參考文獻】

相關(guān)期刊論文 前3條

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2 張佩珩,劉新春,江先陽;一種面向生物信息學的可重構(gòu)加速卡的設計與實現(xiàn)[J];計算機研究與發(fā)展;2005年06期

3 初秀琴,曾祥永,李玉山;一種新型的實時圖像處理機結(jié)構(gòu)及Sobel電路設計[J];儀器儀表學報;2003年05期

本文編號：2652252