本文關(guān)鍵詞：基于FPGA的浮點(diǎn)乘加融合部件的研究及算法，，由筆耕文化傳播整理發(fā)布。

【摘要】：隨著國(guó)內(nèi)高性能CPU的快速發(fā)展,研究具有高精度的浮點(diǎn)乘加融合部件對(duì)推動(dòng)高性能處理器的研究具有重要意義。然而國(guó)內(nèi)對(duì)浮點(diǎn)乘加部件的研究和國(guó)外的水平仍存在一定差距,還有很大的發(fā)展空間。本論文旨在降低浮點(diǎn)運(yùn)算的延時(shí),提升速度,通過(guò)深入分析現(xiàn)今浮點(diǎn)乘加融合思想與結(jié)構(gòu),完成了對(duì)浮點(diǎn)乘加融合體系結(jié)構(gòu)的設(shè)計(jì)。論文通過(guò)對(duì)系統(tǒng)結(jié)構(gòu)模塊化,把系統(tǒng)分為以下主要模塊:解碼模塊,乘法器模塊,加法器模塊,前導(dǎo)1預(yù)測(cè)模塊,規(guī)格化和舍入模塊等,且主要通過(guò)設(shè)計(jì)前導(dǎo)1預(yù)測(cè)環(huán)節(jié)中的關(guān)鍵算法來(lái)完成降低延時(shí)的目的,最后對(duì)各個(gè)模塊進(jìn)行綜合仿真,并在Altera公司的DE2平臺(tái)上進(jìn)行仿真實(shí)現(xiàn)。論文的重要?jiǎng)?chuàng)新點(diǎn)在于設(shè)計(jì)三操作數(shù)前導(dǎo)1預(yù)測(cè)算法。在這一模塊先是分析了當(dāng)前兩操作數(shù)前導(dǎo)1預(yù)測(cè)算法的編碼規(guī)則,并深入探討了其存在的不足,并針對(duì)這一不足,在FPGA平臺(tái)上設(shè)計(jì)了能夠直接處理三操作數(shù)的前導(dǎo)1預(yù)測(cè)算法的完整實(shí)現(xiàn)方案,可以有效降低關(guān)鍵路徑延時(shí)和功耗。論文重點(diǎn)設(shè)計(jì)出了三操作數(shù)的編碼樹(shù)結(jié)構(gòu)和預(yù)測(cè)算法的預(yù)編碼規(guī)則,通過(guò)在FPGA硬件驗(yàn)證平臺(tái)上對(duì)系統(tǒng)結(jié)構(gòu)合理模塊化,且采用硬件描述語(yǔ)言VerilogHDL對(duì)部分功能進(jìn)行編程,優(yōu)化了設(shè)計(jì)過(guò)程,最后對(duì)仿真結(jié)果進(jìn)行了分析。仿真結(jié)果表明,設(shè)計(jì)完成的算法結(jié)構(gòu)較傳統(tǒng)算法在關(guān)鍵路徑延時(shí)上減少36.15%,功耗降低39.20%。最后,在浮點(diǎn)乘加部件的基礎(chǔ)上完成了浮點(diǎn)乘加融合系統(tǒng)結(jié)構(gòu)的設(shè)計(jì),并利用FPGA技術(shù)實(shí)現(xiàn)了乘加融合模塊的仿真。通過(guò)仿真實(shí)現(xiàn)來(lái)驗(yàn)證各部件結(jié)果,由驗(yàn)證結(jié)果可知,由此設(shè)計(jì)出來(lái)的浮點(diǎn)乘加融合結(jié)構(gòu)有效的降低了延時(shí),提升了速度。
【關(guān)鍵詞】：浮點(diǎn)乘加融合 前導(dǎo)1預(yù)測(cè)算法 三操作數(shù) VerilogHDL
【學(xué)位授予單位】：河北工業(yè)大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2015
【分類號(hào)】：TP332.2
【目錄】：

• 摘要5-6
• ABSTRACT6-9
• 第一章 緒論9-15
• 1.1 國(guó)內(nèi)外研究概況9-13
• 1.1.1 浮點(diǎn)乘法器和浮點(diǎn)加法器9-11
• 1.1.2 浮點(diǎn)乘加融合的發(fā)展11-13
• 1.2 研究與實(shí)現(xiàn)意義13-14
• 1.3 論文研究?jī)?nèi)容14
• 1.4 論文主要貢獻(xiàn)14-15
• 第二章 64位浮點(diǎn)乘加融合體系結(jié)構(gòu)15-19
• 2.1 浮點(diǎn)運(yùn)算基礎(chǔ)的介紹15-17
• 2.1.1 浮點(diǎn)數(shù)據(jù)格式15-16
• 2.1.2 浮點(diǎn)運(yùn)算中基本概念16-17
• 2.2 浮點(diǎn)乘加融合系統(tǒng)結(jié)構(gòu)17-18
• 2.3 本章小結(jié)18-19
• 第三章 三操作數(shù)前導(dǎo)1預(yù)測(cè)算法的設(shè)計(jì)與性能分析19-39
• 3.1 前導(dǎo)1預(yù)測(cè)算法的結(jié)構(gòu)19-20
• 3.2 浮點(diǎn)乘加運(yùn)算中傳統(tǒng)預(yù)測(cè)算法20-21
• 3.3 三操作數(shù)前導(dǎo)1預(yù)測(cè)算法設(shè)計(jì)與實(shí)現(xiàn)21-35
• 3.3.1 三操作數(shù)的預(yù)編碼規(guī)則21-25
• 3.3.2 預(yù)編碼規(guī)則的硬件實(shí)現(xiàn)方案25-30
• 3.3.3 編碼樹(shù)電路的邏輯規(guī)則30-35
• 3.4 仿真驗(yàn)證35-36
• 3.5 兩操作數(shù)與三操作數(shù)的前導(dǎo)1預(yù)測(cè)算法的性能分析36-37
• 3.6 本章小節(jié)37-39
• 第四章 浮點(diǎn)乘加融合體系結(jié)構(gòu)的設(shè)計(jì)39-53
• 4.1 解碼模塊39-41
• 4.2 乘加器設(shè)計(jì)41-50
• 4.2.1 部分積符號(hào)擴(kuò)展和部分積的形成42-43
• 4.2.2 部分積的形成設(shè)計(jì)43-44
• 4.2.3 部分積選擇器44-46
• 4.2.4 3：2CSA和 4：2CSA設(shè)計(jì)46-50
• 4.3 對(duì)階移位50-52
• 4.4 舍入模塊52
• 4.5 本章小結(jié)52-53
• 第五章 浮點(diǎn)乘加融合系統(tǒng)仿真綜合驗(yàn)證53-59
• 5.1 浮點(diǎn)乘加融合體系結(jié)構(gòu)53-54
• 5.2 浮點(diǎn)乘加融合--模塊仿真驗(yàn)證54-58
• 5.2.1 操作數(shù)解碼模塊驗(yàn)證54-56
• 5.2.2 乘加器各模塊仿真驗(yàn)證56-58
• 5.2.3 161位移位器驗(yàn)證58
• 5.2.4 前導(dǎo)1預(yù)測(cè)驗(yàn)證58
• 5.3 本章小結(jié)58-59
• 第六章 總結(jié)與展望59-61
• 6.1 總結(jié)59-60
• 6.2 展望60-61
• 參考文獻(xiàn)61-63
• 附錄63-67
• 攻讀學(xué)位期間所取得的相關(guān)科研成果67-69
• 致謝69-70

【參考文獻(xiàn)】

中國(guó)期刊全文數(shù)據(jù)庫(kù) 前5條

1 張小妍;邵杰;;高速浮點(diǎn)運(yùn)算單元的FPGA實(shí)現(xiàn)[J];信息化研究;2009年11期

2 劉詩(shī)斌,高德遠(yuǎn),樊曉椏,李樹(shù)國(guó);嵌入式微處理器運(yùn)算器設(shè)計(jì)[J];航空電子技術(shù);1999年03期

3 蔣勇;羅玉平;馬晏;葉新;;基于FPGA的32位并行乘法器的設(shè)計(jì)與實(shí)現(xiàn)[J];計(jì)算機(jī)工程;2005年23期

4 趙霞;楊茜;;基于進(jìn)位存儲(chǔ)加法器的數(shù)字濾波器的設(shè)計(jì)[J];黑龍江科技信息;2012年29期

5 周昔平,高德遠(yuǎn),樊曉椏;乘累加運(yùn)算器的高性能解決方案[J];微電子學(xué)與計(jì)算機(jī);2002年11期

  本文關(guān)鍵詞：基于FPGA的浮點(diǎn)乘加融合部件的研究及算法，由筆耕文化傳播整理發(fā)布。

本文編號(hào)：264835