【摘要】： 數(shù)字信號(hào)處理器(Digital Signal Processor)是對(duì)數(shù)字信號(hào)進(jìn)行實(shí)時(shí)高速處理的微處理器。在數(shù)字信號(hào)處理領(lǐng)域,數(shù)字信號(hào)處理器具有高效能,低功耗和成本,好的指令執(zhí)行效率。在當(dāng)今的數(shù)字化時(shí)代背景下,DSP已成為通信、計(jì)算機(jī)、消費(fèi)類(lèi)電子產(chǎn)品等領(lǐng)域的基礎(chǔ)部件。 本文討論了具有通用指令集的高性能16位通用數(shù)字信號(hào)處理器aDSP的架構(gòu)設(shè)計(jì)與實(shí)現(xiàn)。aDSP集成了超哈佛存儲(chǔ)結(jié)構(gòu),具有1條程序總線和5條數(shù)據(jù)總線,內(nèi)部采用了12條超深度流水線,2路超長(zhǎng)指令字(VLIW)并行流水線,具有完整的流水線互鎖保護(hù)機(jī)制,同時(shí)集成兩個(gè)40位的乘累加單元,單周期可以執(zhí)行2次乘累加操作,具有強(qiáng)大的數(shù)字信號(hào)處理功能。 文章重點(diǎn)討論了在此處理器的架構(gòu)設(shè)計(jì)與實(shí)現(xiàn)過(guò)程中所采用的硬件架構(gòu),主要包括多路超哈佛存儲(chǔ)結(jié)構(gòu)設(shè)計(jì)、標(biāo)準(zhǔn)的復(fù)雜指令集(CISC)流水線的運(yùn)算資源融合、兩路VLIW并行流水線的運(yùn)算單元融合、低功耗停時(shí)鐘技術(shù)在流水線保護(hù)中的應(yīng)用等新型的設(shè)計(jì)技術(shù),在面積、功耗、性能和主頻上面進(jìn)行了有效的折衷設(shè)計(jì)。 在流水線互鎖保護(hù)機(jī)制設(shè)計(jì)中,討論了幾種低功耗設(shè)計(jì)方法的優(yōu)缺點(diǎn),最終針對(duì)處理器的流水線特點(diǎn)和性能需求提出了自己的流水線停時(shí)鐘方案,將低功耗設(shè)計(jì)融入到了流水線保護(hù)機(jī)制中,最終的功耗仿真結(jié)果表明,處理器功耗得到了有效的控制;由于處理器的指令集屬于復(fù)雜指令集系統(tǒng),所以流水線設(shè)計(jì)相當(dāng)復(fù)雜,需要合并共享的硬件運(yùn)算資源以減少?gòu)?fù)雜度,通過(guò)細(xì)分指令類(lèi)型和融合兩路的VLIW指令通道,最終將處理器的流水線劃分為三條分支流水線,同時(shí)將指令譯成微操作碼進(jìn)行融合,有效地降低了復(fù)雜度;在處理器的數(shù)據(jù)通路設(shè)計(jì)中,針對(duì)一些特殊的運(yùn)算路徑,提出了新的硬件實(shí)現(xiàn)方案并進(jìn)行優(yōu)化,最終取得了較好的效果,使得處理器的關(guān)鍵路徑并沒(méi)有出現(xiàn)在數(shù)據(jù)通路中;在處理器的超哈佛存儲(chǔ)結(jié)構(gòu)中,集成了6條總線對(duì)存儲(chǔ)器模塊進(jìn)行訪問(wèn)。最終的RTL仿真結(jié)果表明,
【圖文】：

圖 25 aDSP 的布局圖Figure 25 Floorplan of aDSP是aDSP的電壓降分析圖，從圖中可以看出，Stand C白色，Hard Macro密集的部分壓降很大，中間經(jīng)歷橙程，，在內(nèi)部存儲(chǔ)器模塊部分壓降最大，為紅色。

圖 25 aDSP 的布局圖Figure 25 Floorplan of aDSP示是aDSP的電壓降分析圖，從圖中可以看出，Stand Ce為白色，Hard Macro密集的部分壓降很大，中間經(jīng)歷橙色過(guò)程，在內(nèi)部存儲(chǔ)器模塊部分壓降最大，為紅色。
【學(xué)位授予單位】：上海交通大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2007
【分類(lèi)號(hào)】：TN911.72;TP332

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