【摘要】：隨著電子信息技術的快速發(fā)展,片上多核處理器(Chip Multi-Processor,CMP)已經成為現(xiàn)代高性能微處理器的發(fā)展潮流。高速緩存(Cache)作為處理器和主存之間的重要橋梁,在計算機結構系統(tǒng)性能優(yōu)化中起著至關重要的作用。多核處理器層級Cache架構中的共享級Cache作為影響處理器性能的重要一點,越來越受到工業(yè)界和學術界的重視。一種能對共享級Cache的訪存行為進行分析預測的模型對于Cache架構設計以及軟件性能優(yōu)化,有著重要的意義。本文主要對多核架構下共享級Cache的訪存行為模型進行分析,發(fā)現(xiàn)當前模型忽略了真實應用場景共享級Cache中指令和數(shù)據(jù)的沖突問題對模型精度的影響,旨在建立一個針對指令數(shù)據(jù)混合型的共享級Cache的訪存行為模型。本文主要工作和貢獻包括兩點:第一,在開源仿真器Gem5中添加代碼,使用Gem5提取應用負載的訪存重用距離分布,并使用CPI模型方法計算各核訪存流交叉后的共享級Cache的重用距離分布。第二,在分析和驗證了以往基于CPI的共享級Cache模型的基礎上,發(fā)現(xiàn)該模型的實現(xiàn)對真實的目標架構和應用場景進行了過度的簡化,模型在預測指令數(shù)據(jù)混合型的共享級Cache時(通常L2以上的Cache都采用指令數(shù)據(jù)共享的架構),由于忽略了指令和數(shù)據(jù)存儲所產生的沖突而使得精度嚴重下降。因此,本文構建一個基于神經網絡的模型來消除此影響,提高對共享級Cache訪存行為的預測精度。該模型使用第一部分工作中得到的共享級Cache的訪存重用距離分布作為輸入,共享級Cache命中次數(shù)為輸出。本文選用MobyBench2.0測試集對所建立的模型進行精度評估。實驗結果顯示,本文建立的神經網絡模型對指令數(shù)據(jù)混合型共享級Cache的數(shù)據(jù)訪存行為預測精度與Gem5精確時鐘仿真相比,平均誤差低于20%,最低為12.8%,相較于使用基于CPI的共享級Cache模型的預測精度提升平均超過25%以上。在時間開銷方面,相比Gem5精確時鐘仿真平均增速55.65%。
【圖文】：

圖 1-1 處理器與存儲器的發(fā)展緩解存儲墻問題，高速緩沖存儲器 Cache[5]的概念被提出并且逐漸被應用。Cache 是介于之間的緩沖存儲器，通常是由靜態(tài)存儲器（Static RandomAccess Memory，SRAM）構成容量比較小，價格高，速度快，功耗大。Cache 設計的基本思想是利用程序訪存的局部量小但訪存速度快的存儲器存放一部分主存中的數(shù)據(jù)內容的副本（稱為存儲器映像），從存的次數(shù)，減少訪存時間。Cache 機制雖然可以在一定程度上緩解存儲墻問題，但是由價和巨大的功耗，，如何合理的設計和使用 Cache 一直是學術界的研究熱點。來學術界對 Cache 的性能優(yōu)化研究主要集中在三個方面：降低缺失率、減少缺失代價、，針對降低缺失率方面，提出了優(yōu)化替換算法，調整組成結構等方法。在 CMP 系統(tǒng)中究方向，Cache 的層次結構也是研究的重點問題。在當前的處理器中，簡單的單級 Cac法適應智能設備的訪存性能需求，現(xiàn)代多核處理器結構中通常引入多級 Cache，大部分了私有的一級 Cache 和共享的二級 Cache，如圖 1-2[6]所示，另外，還有一些處理器系統(tǒng)的三級 Cache，進一步降低訪存延遲。

圖 1-2 多核處理器的存儲結構he 的解析模型主要是基于重用距離[8]和堆棧距離[9]原理來實現(xiàn)，行為分析的解析模型主要是基于訪存流交叉的 CPI 模型[10]來建立應用場景中的 Cache 存儲結構，對于指令數(shù)據(jù)混合型共享級 Cac進行考慮，使得模型的實用性大大降低。架構下的多核處理器的層級 Cache 結構為研究對象，基于當前的實應用場景中的各種情況的影響，提出新的改進的修正模型，能存行為。其意義主要包括：件的設計空間探索的解析模型能夠準確快速的預測任意一個應用負載在不同 Cach命中次數(shù)，為硬件設計人員提供理論數(shù)據(jù)參考，促進硬件設計空件開發(fā)人員對應用程序進行評估預測的應用負載在特定硬件配置下的訪存命中次數(shù)，分析應用程
【學位授予單位】：東南大學
【學位級別】：碩士
【學位授予年份】：2018
【分類號】：TP333;TP183

【參考文獻】

相關期刊論文 前1條

1 戚德虎,康繼昌;BP神經網絡的設計[J];計算機工程與設計;1998年02期

相關碩士學位論文 前3條

1 孫金周;面向安卓應用的Cache設計空間探索[D];東南大學;2016年

2 趙祥;基于應用程序訪存模式的硬件自適應預取技術的研究[D];國防科學技術大學;2014年

3 史莉雯;雙核處理器多級Cache的研究[D];西北工業(yè)大學;2007年

本文編號：2646446