發(fā)布時(shí)間：2020-05-01 01:51

【摘要】： 本文研究的是通用的多核處理器體系結(jié)構(gòu)。首先完成在Soclib仿真平臺上的驗(yàn)證,然后將整個(gè)系統(tǒng)結(jié)構(gòu)移植到FPGA開發(fā)板上。本文設(shè)計(jì)的多核系統(tǒng)是基于Microblaze軟核,通過平臺FPGA設(shè)計(jì)技術(shù)實(shí)現(xiàn)的。核間互連采用OPB總線,通過OPB總線的優(yōu)先級設(shè)置來仲裁每個(gè)核對總線的訪問控制。每個(gè)核都有IP模塊來記錄編號,在多核的啟動(dòng)過程中,初始的代碼裝載只能加載到一個(gè)核上(主核),因此必須通過核號來區(qū)分主核和從核。另外,通過實(shí)現(xiàn)的硬件鎖完成了對多核的啟動(dòng)和多核的同步的控制。最后將操作系統(tǒng)Mutek移植到該系統(tǒng)上,完成線程調(diào)度和任務(wù)分配,本課題解決了多核的啟動(dòng)的這一難題,突破了單核處理器的瓶頸,提高了系統(tǒng)的整體性能。 該系統(tǒng)結(jié)構(gòu)具有良好的可擴(kuò)展性,即可以增加內(nèi)核的數(shù)量,也可以替換核間的互連方式,而且由于有操作系統(tǒng)的調(diào)度,因此也是進(jìn)行操作系統(tǒng)的調(diào)度和任務(wù)劃分的良好研究平臺。 本文對該系統(tǒng)結(jié)構(gòu)進(jìn)行了測試,除了FFT快速傅立葉變換這些測試基準(zhǔn)程序以外,還利用了MJPEG視頻解碼程序?qū)ο到y(tǒng)進(jìn)行功能驗(yàn)證,從解碼結(jié)果和最終得到的測試數(shù)據(jù)證明所實(shí)現(xiàn)的多核處理器是可靠的、高效的。 最后,本文認(rèn)為在FPGA開發(fā)板上實(shí)現(xiàn)的該多核處理器系統(tǒng)是多核領(lǐng)域研究的良好平臺,據(jù)此可以進(jìn)行有關(guān)多核內(nèi)部結(jié)構(gòu)、處理器整體結(jié)構(gòu)乃至包括內(nèi)存及總線(互連)的系統(tǒng)級研究,具有一定的學(xué)術(shù)價(jià)值。
【圖文】：

圖 1 Hydra 處理器的結(jié)構(gòu)框圖[2]Figure 1 Architecture of Hydra processor[2]Power5 在體系結(jié)構(gòu)上最大的改進(jìn)是引入了并發(fā)多線程（SMT），使 Power 界首個(gè)雙內(nèi)核雙線程的芯片，這樣在操作系統(tǒng)看來，就有 4 個(gè)邏輯處理器可。在存儲器的層次結(jié)構(gòu)上，Power5 有了相當(dāng)大的改進(jìn)，，首先它提供了從 L2 L3 緩存控制器再到 L3 緩存的直接通道，增大了的 L3 緩存也不再和內(nèi)存使用通道。這樣做大大增加了芯片的總帶寬／吞吐能力，且降低了分布式高速開突，從而提高雙內(nèi)核處理器的性能。從圖 2 可以看到，Power5 將內(nèi)存控制器集成到片上，降低了內(nèi)存訪問的延而大大提高了處理器內(nèi)核訪問內(nèi)存的性能。

Figure 1 Architecture of Hydra processor[2上最大的改進(jìn)是引入了并發(fā)多線程芯片，這樣在操作系統(tǒng)看來，就有上，Power5 有了相當(dāng)大的改進(jìn)，3 緩存的直接通道，增大了的 L3 緩了芯片的總帶寬／吞吐能力，且理器的性能。ower5 將內(nèi)存控制器集成到片上，核訪問內(nèi)存的性能。
【學(xué)位授予單位】：上海交通大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2008
【分類號】：TP332

【引證文獻(xiàn)】

相關(guān)碩士學(xué)位論文 前5條

1 羅西;基于FPGA的AFDX端系統(tǒng)設(shè)計(jì)[D];中南大學(xué);2011年

2 蘭光洋;CLB總線電子系統(tǒng)級建模[D];天津大學(xué);2012年

3 王瑜;基于SOPC的多核處理器互連技術(shù)的研究[D];北京化工大學(xué);2011年

4 葛春良;嵌入式瀏覽器多線程機(jī)制的研究與實(shí)現(xiàn)[D];電子科技大學(xué);2012年

5 趙麗;嵌入式瀏覽器排版布局引擎并行機(jī)制的研究與設(shè)計(jì)[D];電子科技大學(xué);2013年

本文編號：2646421