【摘要】：隨著集成電路工藝的快速發(fā)展以及集成度的不斷提高,功耗問題受到越來越多的重視。傳統(tǒng)CMOS電路的功耗主要包括動態(tài)功耗和靜態(tài)功耗。絕熱電路重復(fù)利用電路中的能量,可以有效減少電路中的動態(tài)功耗。隨著工藝尺寸不斷地減小,在深亞微米工藝下,由漏電流產(chǎn)生的靜態(tài)功耗在電路總功耗中所占的比重越來越大。本文選取數(shù)字系統(tǒng)中的重要部件存儲器作為研究對象,從動態(tài)功耗和靜態(tài)功耗兩方面探索低功耗存儲器設(shè)計。 對于存儲器電路中的動態(tài)功耗,首先使用單相絕熱CAL(Clocked Adiabatic Logic)電路結(jié)構(gòu)設(shè)計了SRAM(Static Random Access Memory)和CAM(Content Addressable Memory)電路,作為比較,設(shè)計了傳統(tǒng)CMOS電路結(jié)構(gòu)的SRAM和CAM,通過HSPICE仿真結(jié)果顯示,采用單相絕熱CAL技術(shù)能有效減小SRAM和CAM電路的功耗。然后在TSMC 0.18um工藝下繪制了SRAM電路的版圖,從版圖級驗證了單相絕熱CAL SRAM電路的低功耗效果。 針對單相絕熱SRAM電路的靜態(tài)功耗,本文作了重點的研究。對于CAL SRAM電路在休眠狀態(tài)下的漏功耗,首先在功控開關(guān)電路中應(yīng)用了多閾值技術(shù),設(shè)計了功控多閾值開關(guān)來減少CAL SRAM在休眠狀態(tài)外圍電路的漏功耗,然后又設(shè)計了呆滯快取技術(shù)來減少CAL SRAM核心單元電路在休眠狀態(tài)下的漏功耗。對于CAL SRAM電路在工作狀態(tài)下的漏功耗,本文使用雙閾值技術(shù)和溝道長度偏置技術(shù)來降低。運用上述漏功耗減少技術(shù)的SRAM電路均經(jīng)過HSPICE仿真驗證,仿真結(jié)果顯示所設(shè)計的SRAM電路的漏功耗減少效果明顯。 近閾值技術(shù)可以應(yīng)用在性能和頻率比較低的電路中,大幅度降低這些電路的功耗。本文將近閾值技術(shù)應(yīng)用到SRAM電路中,并找出SRAM電路在不同電壓下的最大工作頻率以及最小能量延遲積。
【學(xué)位授予單位】：寧波大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2011
【分類號】：TP333;TN432

【參考文獻】

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1 張紅南;黃雅攸;殷蔚;王松;張衛(wèi)青;孔青榮;;高速低功耗CAM核心電路的設(shè)計[J];湖南大學(xué)學(xué)報(自然科學(xué)版);2008年09期

2 朱華平,戴慶元,徐健;納米級CMOS電路的漏電流及其降低技術(shù)[J];真空電子技術(shù);2005年01期

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本文編號：2641550