【摘要】： 針對(duì)目前嵌入式應(yīng)用中語(yǔ)音信號(hào)處理算法的實(shí)時(shí)性問(wèn)題,本文在基于SPARC V8體系結(jié)構(gòu)的開源RISC處理器的基礎(chǔ)上,設(shè)計(jì)了一種高帶寬的嵌入式SOC架構(gòu),很好的解決了MELP語(yǔ)音編解碼的實(shí)時(shí)性問(wèn)題。 隨著現(xiàn)代信息產(chǎn)業(yè)的發(fā)展和硅技術(shù)的進(jìn)步,為了能夠更有競(jìng)爭(zhēng)力、新的通信類、消費(fèi)類的計(jì)算機(jī)類產(chǎn)品設(shè)計(jì)都必須要迅速的提高功能性、可靠性和帶寬,并且迅速的降低成本和功耗。在傳統(tǒng)的SOC架構(gòu)中,這些改進(jìn)和提高很多是依賴于高集成的硅芯片的使用,其中很多數(shù)據(jù)密集型功能當(dāng)前是通過(guò)寄存器傳輸級(jí)硬件技術(shù)來(lái)實(shí)現(xiàn)的,然而市場(chǎng)需求的多變性決定了這種開發(fā)模式的低效性。 本文的主要工作和特色是: 1.給出了一種基于向量協(xié)處理器的SOC結(jié)構(gòu),這種結(jié)構(gòu)以嵌入式32位RISC處理器為平臺(tái),通過(guò)添加定制的向量協(xié)處理器、擴(kuò)展SIMD指令的方式來(lái)加速算法中的運(yùn)算密集型模塊。這種架構(gòu)的原理是將核心運(yùn)算模式用硬連線的邏輯模塊替代,將邏輯模塊與處理器流水線直接綁定。這種緊耦合的整合方式,不僅有效的硬件邏輯的功能吸收入處理器中,還可以將這些硬件邏輯完全置于軟件的控制之下,為不同算法在該平臺(tái)上的移植帶來(lái)了方便。 2.提出了一種基于“影子”寄存器的通信模式,該結(jié)構(gòu)可以以很小的代價(jià)使主CPU與協(xié)處理器的通信帶寬增加一倍。它的原理是擴(kuò)展CPU的寄存器文件,改變了處理器寄存器文件只有一個(gè)寫端口、兩個(gè)讀端口的限制,使用額外的“影子”寄存器將協(xié)處理器與主CPU的通信帶寬增加了一倍,大大改善了程序的執(zhí)行效率。這里的“影子”寄存器僅僅復(fù)制了CPU原有寄存器文件的一小部分,控制邏輯相對(duì)簡(jiǎn)單,資源占用量很小。 3.給出了一種基于開源軟、硬件的SOC設(shè)計(jì)平臺(tái)。本文的主要研究成果均是基于歐洲宇航局(ESA)的開源32位RISC處理器LEON2為核心的SOC開發(fā)平臺(tái),文中給出了完整的開發(fā)流程和實(shí)現(xiàn)過(guò)程中使用的一系列開源軟、硬件組件。以及開發(fā)過(guò)程中所用的開源編譯、調(diào)試器、工作站等。這種使用開源技術(shù)的成功嘗試,會(huì)預(yù)示著開源平臺(tái)將成為未來(lái)SOC設(shè)計(jì)的一種新的選擇。
【圖文】：

導(dǎo)致其一次能夠執(zhí)行的運(yùn)算規(guī)模非常小，而且由于指令集在硬件制造以后就已固定，所以必須在設(shè)計(jì)過(guò)程中明確該平臺(tái)需要提供哪些 RFU 指令致靈活性下降。2）可重構(gòu)硬件作為一個(gè)可重構(gòu)協(xié)處理器(RCoP，Reconfigurable CoprocessWitting R D，1996；Hauser J R， 1997；Miyamori T，1998；Rupp C R，199hameleon Systems, INC，2000）。RCoP 同微處理器核集成在一個(gè) Chip 上，相對(duì)于 RFU，可以集成更多的硬件資源，使得一次可以執(zhí)行的運(yùn)算規(guī)模大加，但由此帶來(lái)的缺點(diǎn)是同微處理器核的通信延時(shí)也相應(yīng)增加。3）可重構(gòu)硬件作為一個(gè)獨(dú)立的可重構(gòu)處理單元(RPU，Reconfigurarocess Unit)（Vuillemin J，1996；Annapolis Microsystems Inc，1998；Laufer R999；QUICKTURN，1999）。RPU 可以同微處理器核集成在同一個(gè) Chip 上者之間通過(guò)存儲(chǔ)器進(jìn)行通信，構(gòu)成一個(gè)類似于片上多處理器的結(jié)構(gòu)；也可微處理器核集成在不同的 Chip 上，通過(guò) I/O 端口進(jìn)行通信，構(gòu)成一個(gè)傳統(tǒng)上的多處理器系統(tǒng)。這種耦合方式中，RPU 上的資源還可以進(jìn)一步增加，于距離微處理器核越來(lái)越遠(yuǎn)，導(dǎo)致 RPU 與微處理器核的通信延時(shí)越來(lái)越大

重構(gòu)硬件而不是 FPGA，，主要是因?yàn)椋旱谝�，由�?FPGA 采用比特一度配置方案，使得其配置數(shù)據(jù)量相對(duì)于粗粒度的可重構(gòu)硬件要大很多時(shí) FPGA 的配置帶寬非常低，導(dǎo)致配置開銷很高，在一定程度上限制統(tǒng)的執(zhí)行效率；第二，受片上資源數(shù)量的限制，在 FPGA 上處理的數(shù)部保存在片上，而且也沒(méi)有 FPGA 與存儲(chǔ)器的連接模型；第三，當(dāng)時(shí)只支持靜態(tài)配置，無(wú)法利用動(dòng)態(tài)重構(gòu)技術(shù)提高系統(tǒng)的性能。但是隨制造工藝和硬件結(jié)構(gòu)的不斷發(fā)展，上述問(wèn)題都得到了很好的解決；通置數(shù)據(jù)文件以及提高配置帶寬可以減小配置開銷：通過(guò)在片上集成專、存儲(chǔ)器、網(wǎng)絡(luò)收發(fā)器等特殊資源可以提高 FPGA 上所構(gòu)建電路的執(zhí)而且制造工藝的提升也使得在片上集成更多的硬件資源成為可能；通的硬件結(jié)構(gòu)來(lái)支持動(dòng)態(tài)重構(gòu)。前最具有代表性的可重構(gòu)計(jì)算系統(tǒng)主要有：Tensilica公司的全定制XtTensilica, Inc. 2007），Berkeley 的低功耗異構(gòu)多核 Pleiades 架構(gòu)（Ars，2001）以及 Washington University 的基于類 FPGA 的可重構(gòu)架era（Z. A. Ye，2000）。
【學(xué)位授予單位】：中國(guó)科學(xué)技術(shù)大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2009
【分類號(hào)】：TP332

【相似文獻(xiàn)】

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1 高路;面向語(yǔ)音編解碼算法的高性能SOC架構(gòu)的研究[D];中國(guó)科學(xué)技術(shù)大學(xué);2009年

2 石敏;基于遺傳和禁忌搜索混合的SoC軟硬件劃分方法研究[D];哈爾濱理工大學(xué);2009年

3 何毅華;基于LEON2的精簡(jiǎn)SOC設(shè)計(jì)及其仿真測(cè)試[D];暨南大學(xué);2010年

4 彭君毅;基于LEON2微處理器的開放式SOC平臺(tái)設(shè)計(jì)[D];暨南大學(xué);2006年

5 朱旭;LEON2應(yīng)用于數(shù)字機(jī)頂盒的FPGA仿真[D];華中科技大學(xué);2007年

6 魏閃閃;SPARC v8體系結(jié)構(gòu)下緩沖區(qū)溢出的研究與分析[D];華北電力大學(xué)（北京）;2011年

7 王子維;基于多核架構(gòu)的AVS視頻解碼器設(shè)計(jì)[D];上海交通大學(xué);2010年

本文編號(hào)：2640258