基于PCIe3.0的大容量高速傳輸與存儲系統(tǒng)
【圖文】:
邐基于PCIe3.0的高速傳輸與存儲系統(tǒng)逡逑本系統(tǒng)的硬件平臺搭建如圖2.5所示。逡逑mmi邋■邋'im逡逑:tei逡逑h\lj邋^逡逑圖2.5硬件平臺實物圖逡逑2.5本章小結(jié)逡逑本章主要針對圓陣?yán)走_(dá)的數(shù)據(jù)傳輸與存儲的功能需求,,給出了一個高速大容量的數(shù)逡逑據(jù)傳輸與存儲系統(tǒng)的設(shè)計方案,包括功能指標(biāo)分析、方案確定、主要器件選型,并給出逡逑了理由。然后搭建了硬件平臺,并最終確定在開發(fā)階段使用系統(tǒng)自檢模式來測試系統(tǒng)的逡逑傳輸性能:由MicroBlaze處理器軟核控制產(chǎn)生自測數(shù)據(jù)來模擬圓陣?yán)走_(dá)采集的數(shù)據(jù)存入逡逑DDR3進(jìn)行緩存,然后將數(shù)據(jù)由PCIe3.0通道以DMA方式傳輸至上位機內(nèi)存,最后存逡逑入固態(tài)磁盤陣列,讀取數(shù)據(jù)文件驗證自測數(shù)據(jù)的準(zhǔn)確性與完整性。逡逑13逡逑
圖3.7邋DDR3寫數(shù)據(jù)仿真時序圖逡逑2)邋DDR3讀數(shù)據(jù)時序逡逑如圖3.8所示DDR3能夠提供有效的讀地址及讀控制信號時,斷言rready信號直到逡逑讀取端準(zhǔn)備好有效的讀地址和讀控制信號。讀取端斷言rvalid信號,第一次突發(fā)傳輸從逡逑0地址開始,讀地址通道握手成功。同時,DDR3默認(rèn)rdjready信號為高,表示己經(jīng)準(zhǔn)逡逑備好讀數(shù)據(jù)。rvalid信號斷言一個周期后,突發(fā)的讀取地址由0變?yōu)椋埃矗埃埃,rvalid斷逡逑言取消,讀取地址等待下一次突發(fā)的讀地址通道握手。等到讀取端斷言rd_valid信號表逡逑示已經(jīng)準(zhǔn)備好有效的讀數(shù)據(jù)信號時,讀數(shù)據(jù)通道握手成功并且保持握手狀態(tài)開始突發(fā)讀逡逑傳輸。其中突發(fā)長度為wlen+l=256;突發(fā)類型wburst為1,即INCR突發(fā)類型;突發(fā)大逡逑。鳎螅椋鍨椋,即每次傳輸?shù)拈L度為512bit;讀數(shù)據(jù)的字節(jié)線wd_strb為Oxffffffffffffffff
【學(xué)位授予單位】:南京理工大學(xué)
【學(xué)位級別】:碩士
【學(xué)位授予年份】:2018
【分類號】:TN958.92;TP333
【參考文獻(xiàn)】
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本文編號:2635426
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