【摘要】： 集成電路制造技術(shù)工藝的發(fā)展和市場(chǎng)的龐大需求使得大容量高速存儲(chǔ)器產(chǎn)量日益提升,相對(duì)應(yīng)的為迎合市場(chǎng)的需求需要提供一種綜合成本最低的測(cè)試解決方案。該方案包含了兩個(gè)關(guān)鍵因素:高速測(cè)試,并行測(cè)試。在不大規(guī)模提升測(cè)試成本的前提下,通過(guò)同周期信號(hào)復(fù)用的方式進(jìn)行倍頻,并在多芯片測(cè)試時(shí)使用共享信號(hào)的方式,達(dá)到高速且并行的要求。
【圖文】：

DQS輸入/輸出

DDR測(cè)試時(shí)的數(shù)據(jù)輸入控制方法
【學(xué)位授予單位】：上海交通大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2007
【分類號(hào)】：TP333

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本文編號(hào)：2622175