【摘要】：內(nèi)存控制器(Memory Controller)是計(jì)算機(jī)系統(tǒng)內(nèi)部控制內(nèi)存并且通過它實(shí)現(xiàn)內(nèi)存與處理器之間交換數(shù)據(jù)的重要組成部分。它不僅決定了計(jì)算機(jī)系統(tǒng)的內(nèi)存性能,對系統(tǒng)的整體性能也有較大影響。 目前,由于在高速數(shù)據(jù)采集系統(tǒng)中,將模擬信號轉(zhuǎn)換成數(shù)字信號后,需要先將數(shù)據(jù)存儲于存儲器中,再進(jìn)行相應(yīng)的處理,然而高速模/數(shù)的轉(zhuǎn)換率較高,傳統(tǒng)的大容量SDR SDRAM在工作速度上很難與模/數(shù)轉(zhuǎn)換的輸出速度相匹配,使得高速數(shù)據(jù)在存儲過程中的可靠性、實(shí)時(shí)性受到影響。DDR又稱DDR SDRAM,是建立在SDR SDRAM的基礎(chǔ)上的,速度和容量都有了很大提高,同時(shí)DDR使用雙倍數(shù)據(jù)速率結(jié)構(gòu),能獲得比SDRAM更高的性能,因此,在高速數(shù)據(jù)采集系統(tǒng)中得到了廣泛的應(yīng)用。但是其接口與目前廣泛應(yīng)用的微處理器并不兼容,同時(shí),DDR的控制邏輯比較復(fù)雜,對時(shí)序要求也十分嚴(yán)格,使用起來并不方便。 針對以上問題,本文結(jié)合具體項(xiàng)目,以大容量存儲器在高性能大幅面彩色掃描儀中的應(yīng)用為背景,在深入分析DDR存儲器工作原理的基礎(chǔ)上,提出了一種基于FPGA的DDR控制器的設(shè)計(jì)方法。通過該DDR控制器來實(shí)現(xiàn)內(nèi)存儲器與數(shù)字信號微處理器(DSP)、現(xiàn)場可編程門陣列(FPGA)等之間的通信和在數(shù)字圖像采集處理過程中對數(shù)據(jù)的高速大容量存儲。
【圖文】：

半導(dǎo)體存儲芯片的譯碼方式一般有單譯碼法和雙譯碼法兩種。在單譯碼方式下，地址譯碼器只有一個(gè)，其輸出叫做字選線，選擇某個(gè)字的所有位。圖2.2是一個(gè)16xs位線選法存儲芯片的結(jié)構(gòu)示意圖。它的特點(diǎn)是用一根字選擇線(字線)，直接選中一個(gè)存儲單元的各位(如一個(gè)字節(jié))。這種方式結(jié)構(gòu)較簡單，但只適于容量不大的存儲芯片。[21{鉀肖一書:::分寫扮;事一}}匕:丫洛 洛卜二.一卜八加，才圖2.2單譯碼存儲電路在雙譯碼方式，卜，地址譯碼器分為X和Y兩個(gè)譯碼器。若每一個(gè)譯碼器由。/2個(gè)輸入端，兩譯碼器交又譯碼之后，就可產(chǎn)生21:個(gè)輸出狀態(tài)。圖2.3是一個(gè)IKxl

圖2.2單譯碼存儲電路在雙譯碼方式，卜，地址譯碼器分為X和Y兩個(gè)譯碼器。若每一個(gè)譯碼器由。/2個(gè)輸入端，兩譯碼器交又譯碼之后，就可產(chǎn)生21:個(gè)輸出狀態(tài)。圖2.3是一個(gè)IKxl
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2008
【分類號】：TP333

【參考文獻(xiàn)】

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本文編號：2621918