【摘要】：深度卷積神經(jīng)網(wǎng)絡(luò)算法近年來(lái)迅猛發(fā)展,現(xiàn)已被廣泛應(yīng)用于圖像識(shí)別、醫(yī)療診斷等領(lǐng)域。深度卷積神經(jīng)網(wǎng)絡(luò)通常在CPU、GPU、ASIC、FPGA等平臺(tái)實(shí)現(xiàn),現(xiàn)有的深度卷積神經(jīng)網(wǎng)絡(luò)處理器主要被用于高端應(yīng)用,如自動(dòng)駕駛汽車,數(shù)據(jù)中心和智能手機(jī),其注重產(chǎn)品性能。而對(duì)于物聯(lián)網(wǎng)應(yīng)用,更注重產(chǎn)品功耗與產(chǎn)品成本。此外可編程性對(duì)于處理器支持不同的深度卷積神經(jīng)網(wǎng)絡(luò)算法也尤為重要。本文提出一種專用于物聯(lián)網(wǎng)應(yīng)用的低功耗低成本可編程深度卷積神經(jīng)網(wǎng)絡(luò)處理器。本文首先對(duì)深度卷積神經(jīng)網(wǎng)絡(luò)處理器的國(guó)內(nèi)外研究現(xiàn)狀進(jìn)行分析,介紹在不同平臺(tái)實(shí)現(xiàn)深度卷積神經(jīng)網(wǎng)絡(luò)處理器的最新成果。根據(jù)處理器的應(yīng)用需求不同,提出本文所設(shè)計(jì)的低功耗低成本可編程深度神經(jīng)網(wǎng)絡(luò)處理器。接下來(lái)本文對(duì)深度卷積神經(jīng)網(wǎng)絡(luò)算法的基本概念、硬件實(shí)現(xiàn)、并行性特征進(jìn)行介紹。從理論層面驗(yàn)證卷積層、池化層、激活函數(shù)與全連接層硬件實(shí)現(xiàn)的可行性,同時(shí)從卷積核內(nèi)并行性、輸入通道并行性與輸出通道并行性三個(gè)維度對(duì)本文深度卷積神經(jīng)網(wǎng)絡(luò)處理器并行計(jì)算設(shè)計(jì)進(jìn)行分析,并提出衡量處理器性能的三種參數(shù)。然后在可編程深度神經(jīng)網(wǎng)絡(luò)處理器硬件設(shè)計(jì)部分,本文采用五種創(chuàng)新技術(shù)。在處理器低功耗設(shè)計(jì)部分,本文采用基于“簇”的“S”型讀取策略與數(shù)據(jù)復(fù)用技術(shù),達(dá)到對(duì)數(shù)據(jù)的最大化復(fù)用,減少存儲(chǔ)區(qū)讀取次數(shù)從而降低功耗;本文采用基于“圖”累加的方式完成中間特征圖累加操作,減少輸入特征圖像重復(fù)加載次數(shù)從而降低功耗;將近零值過(guò)濾與零值跳過(guò)技術(shù)結(jié)合,屏蔽零值數(shù)據(jù)的傳輸和計(jì)算從而降低功耗。在處理器低成本與可編程設(shè)計(jì)部分,本文采用可編程層處理計(jì)算架構(gòu),通過(guò)復(fù)用層處理計(jì)算架構(gòu)完成深度卷積神經(jīng)網(wǎng)絡(luò)所有層操作,減少硬件資源降低設(shè)計(jì)成本,同時(shí)其可編程性也增強(qiáng)處理器的靈活性。并且處理器采用基于“行”型數(shù)據(jù)存儲(chǔ)結(jié)構(gòu),加快數(shù)據(jù)讀取速度,在數(shù)據(jù)讀取與計(jì)算間取得平衡,提升處理器整體速度。最后本文使用Vivado 2017.1套件作為開(kāi)發(fā)和仿真工具,給出仿真結(jié)果。并在Xilinx Virtex-7 FPGA VC707評(píng)估套件進(jìn)行硬件驗(yàn)證。對(duì)基于FPGA的可編程深度卷積神經(jīng)網(wǎng)絡(luò)處理器進(jìn)行準(zhǔn)確率分析與性能分析,本文處理器獲得了31.01GOPS/W,0.22GOPS/DSP的成績(jī),優(yōu)于現(xiàn)有的幾種深度神經(jīng)網(wǎng)絡(luò)處理器。同時(shí)針對(duì)本文所提出的可編程深度神經(jīng)網(wǎng)絡(luò)處理器進(jìn)行總結(jié),并對(duì)后期優(yōu)化提出建議。
【圖文】：

一維卷積計(jì)算單元由于上下滑動(dòng)窗口之間有重疊，，所以除了輸入特征圖像的頂部和底部?jī)尚校?br>

二維卷積計(jì)算單元[43]
【學(xué)位授予單位】：電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2019
【分類號(hào)】：TP332;TP183

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