【摘要】： 微處理器是嵌入式系統(tǒng)的核心�；诒疚淖髡邊⑴c設(shè)計(jì)的32-bit嵌入式處理器RISC32E,分析標(biāo)量處理器的性能和頻率瓶頸,提出一種異質(zhì)媒體雙發(fā)射處理器POLLUX結(jié)構(gòu)框架,探討處理器流水線微結(jié)構(gòu)、分支預(yù)測和媒體數(shù)據(jù)通路的設(shè)計(jì)。 嵌入式微處理器的性能提高方法主要有兩種:頻率提升和體系結(jié)構(gòu)改進(jìn)。存儲(chǔ)壁壘限制了短流水線處理器的頻率提升,標(biāo)量處理器的最大吞吐率不超過每周期一條指令。本文以訪存操作為導(dǎo)向劃分POLLUX的流水線,通過獨(dú)立的媒體流水線和整型流水線構(gòu)建POLLUX的亂序執(zhí)行的雙發(fā)射結(jié)構(gòu)框架。本文設(shè)計(jì)了高性能的數(shù)據(jù)旁路網(wǎng)絡(luò)和新穎的粗粒度分布式控制機(jī)制解決流水線互鎖問題;設(shè)計(jì)了低硬件開銷的重排序緩沖器解決了亂序執(zhí)行處理器的精確異常問題。實(shí)驗(yàn)結(jié)果表明,POLLUX在TSMC13G標(biāo)準(zhǔn)單元工藝下,worst case主頻超過400MHz,typical case主頻超過580MHz,Dhrystone測評(píng)分值為1.4 DMIPS/MHz。對(duì)FFT、DCT、FIR、LMS等媒體核心算法性能評(píng)估的結(jié)果表明,異質(zhì)媒體雙發(fā)射結(jié)構(gòu)具有較強(qiáng)的媒體處理能力。 隨著處理器可利用的指令級(jí)并行性的增加,程序中條件分支和無條件分支指令的頻繁出現(xiàn)使得控制相關(guān)迅速成為提高并行度的限制因素。為了盡量減小分支指令造成的性能損失,提高處理器的指令流吞吐率,POLLUX采用動(dòng)態(tài)分支預(yù)測作為有效探索指令級(jí)并行的一種關(guān)鍵方法。通過評(píng)測在不同配置下多種分支預(yù)測器的預(yù)測精度、面積和功耗,本文采用Gshare、Bimodal預(yù)測器作為嵌入式處理器的優(yōu)選方案,并且提出一種軟件可配置的雙模式分支預(yù)測器。實(shí)驗(yàn)結(jié)果表明,本文實(shí)現(xiàn)的分支預(yù)測電路以13,907門的硬件代價(jià)取得91%的分支預(yù)測精度。 媒體數(shù)據(jù)通路是POLLUX微結(jié)構(gòu)的重要組成部分,本文以POLLUX的媒體指令擴(kuò)展為基礎(chǔ),結(jié)合時(shí)延和功耗優(yōu)化提出一種基于標(biāo)準(zhǔn)單元的結(jié)構(gòu)層次的數(shù)據(jù)通路優(yōu)化方法,應(yīng)用于媒體數(shù)據(jù)通路中的分裂式乘加器。實(shí)驗(yàn)結(jié)果表明,利用該方法優(yōu)化后的分裂式乘加器提高性能33.6%的同時(shí)降低了27.1%的功耗。
【圖文】：

1.2.2高度可配置的嵌入式處理器Tensilicalniemational是目前可配置嵌入式處理器IP核的主要提供商。xtensa[l5]系列處理器作為其代表性產(chǎn)品，是面向嵌入式soC(system-on一ChiP)應(yīng)用的可配置，可擴(kuò)展以及可綜合的處理器軟核。Xtensa處理器設(shè)計(jì)的基本原則就是使處理器具有靈活的可配置性從而使得系統(tǒng)集成設(shè)計(jì)師能夠根據(jù)不同的Soc應(yīng)用定制不同的系統(tǒng)。Xtensa處理器可在其基本微結(jié)構(gòu)上定制特殊的指令、不同容量和結(jié)構(gòu)的存儲(chǔ)子系統(tǒng)、處理器外圍接口部件以及能夠成倍提高特定應(yīng)用程序執(zhí)行效率的硬件執(zhí)行單元，圖l一3顯示Xtensa處理器的可配置結(jié)構(gòu)。最新的xtensa7采用5級(jí)流水線的基本微結(jié)構(gòu)，在TsMCO，13林m高密度單元庫下達(dá)到350MHz。與ARC處理器根據(jù)用戶需求人工裁減和修改處理器微結(jié)構(gòu)的方式不同，用戶可以根據(jù)Tensilica提供的xP既5ComPi!er分析c/c一算法，，xP既s根據(jù)特定算法給出建議的配置選項(xiàng)。同時(shí)介nsiliea提供專用的TIE(TensilieaInsn刀ctionExtension)語言和XtensaProeessorGenerator軟件工具，能夠自動(dòng)生成定制的處理器微結(jié)構(gòu)，以及配套的軟件環(huán)境包括實(shí)時(shí)操作系統(tǒng)、交叉編譯器、仿真器等。

1.2.5多線程擴(kuò)展的嵌入式處理器多線程處理器的目的是減少長延遲操作對(duì)處理器效率的影響，例如減少緩存缺失和執(zhí)行時(shí)間長的指令對(duì)處理器效率的影響。多線程處理器通常為每個(gè)線程維護(hù)獨(dú)立的程序計(jì)數(shù)器(Progn”nCounter)和寄存器。細(xì)粒度多線程處理器每周期切換一次線程，而粗粒度多線程每隔一定時(shí)間(TS，Time一slice)或者遇到長等待事件(SoE，Switch一on一Event)才切換一次線程。同時(shí)多線程(sMT，simultaneousMultithreading)由Eggers等人[25]提出，在一個(gè)周期發(fā)射多個(gè)線程的多條指令并發(fā)執(zhí)行，理論上允許發(fā)射任何活動(dòng)線程的指令組合來提高發(fā)射槽和執(zhí)行部件的利用率。MIT提出的Alewife價(jià)61處理器是Ts驅(qū)動(dòng)的粗粒度多線程處理器。而Intel將sMT技術(shù)應(yīng)用于Pentium4處理器，并稱之為超線程技術(shù)(HyPerthreading)價(jià)刀。超線程技術(shù)以5%的面積代價(jià)獲得超過15%.27%的性能增長。
【學(xué)位授予單位】：浙江大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2008
【分類號(hào)】：TP368.11

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本文編號(hào)：2615105