發(fā)布時(shí)間：2020-04-03 17:47

【摘要】：計(jì)算機(jī)和多媒體等各種技術(shù)日新月異的發(fā)展,帶動(dòng)了處理器架構(gòu)及緩沖速度的提升,使得微處理器性能的提升更是迅速增加。尤其是內(nèi)核,而處理器總線頻率的發(fā)展相對(duì)于內(nèi)核的發(fā)展卻是遠(yuǎn)遠(yuǎn)落后。因而,傳統(tǒng)的共享總線對(duì)于高性能處理器的I/O需求已無(wú)法滿足,也無(wú)法高效處理信號(hào)及快速傳輸數(shù)據(jù)。除此之外,板間互聯(lián)以及芯片之間對(duì)帶寬、可靠性、靈活性及成本的要求也逐漸增高。在此嚴(yán)峻的情況下,解決該問(wèn)題就急切需要得到一種新型高速串行總線來(lái)用于提高系統(tǒng)的性能。RapidIO總線的出現(xiàn),為解決這一瓶頸問(wèn)題提供了一種新的思路。在嵌入式系統(tǒng)領(lǐng)域中,RapidIO互聯(lián)總線具有高速率、高可靠性和低延遲性,使得研究人員對(duì)其重視和廣泛地關(guān)注。本文主要的研究?jī)?nèi)容是一款在PowerPC架構(gòu)處理器上的RapidIO總線接口,并從以下幾個(gè)方面來(lái)重點(diǎn)進(jìn)行研究,進(jìn)而實(shí)現(xiàn)了RapidIO接口在此高性能處理器上串行物理層的設(shè)計(jì)與驗(yàn)證。首先,本文對(duì)課題的研究背景進(jìn)行了詳細(xì)的敘述,并重點(diǎn)介紹了RapidIO總線國(guó)內(nèi)外的發(fā)展現(xiàn)狀,對(duì)比RapidIO總線和其他傳統(tǒng)總線,從而得出了對(duì)本課題研究的必要性,并論述了RapidIO的優(yōu)點(diǎn)以及其應(yīng)用。然后,詳細(xì)地對(duì)RapidIO總線協(xié)議進(jìn)行了研究和串行物理層的設(shè)計(jì),介紹了協(xié)議規(guī)范的三層結(jié)構(gòu),分析總線事務(wù)的傳輸原理,根據(jù)設(shè)計(jì)指標(biāo),主要將串行物理層分為發(fā)送通道和接收通道兩部分,完成了物理編碼子層的模塊劃分。發(fā)送通道主要包括有:控制符號(hào)產(chǎn)生模塊、通道分?jǐn)偰K和8B/10B編碼模塊,接收通道主要包括有:8B/10B解碼模塊、通道合并模塊和控制符號(hào)解析模塊。最后,完成對(duì)RapidIO總線串行物理層的驗(yàn)證。本課題主要是基于Cadence的VIP進(jìn)行研究,通過(guò)學(xué)習(xí)SV、UVM方法學(xué)驗(yàn)證語(yǔ)言,搭建基于VIP組件的UVM驗(yàn)證平臺(tái),主要從RapidIO總線作為主機(jī)或者從機(jī)兩種模式下,對(duì)接口的I/O事務(wù)和消息門鈴事務(wù)進(jìn)行了完整的驗(yàn)證。最終對(duì)驗(yàn)證結(jié)果進(jìn)行分析和驗(yàn)證,從而表明了本課題中設(shè)計(jì)的RapidIO總線滿足協(xié)議規(guī)定的要求。
【圖文】：

4X_MODEPort_initialized=1Lanes_sync!=4'hf||!lanes_align圖3.4 初始化主狀態(tài)機(jī)跳轉(zhuǎn)圖X 模式的偵測(cè)和外面的 VIP 相連后，可以自動(dòng)偵測(cè)工作在 1發(fā)送端支持 SD2_TX<4> 和 SD2_TX<6>兩個(gè)道，因此 1X 模式的配置有兩種方式，第一 RX<0>連接，，或者是 SD2_RX<4>和 VIP 的是處理器的 SD2_TX<6>和 VIP 的 RX<0>連TX<0>連接，如圖 3.6 所示。

X模式偵測(cè)部分程序
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2018
【分類號(hào)】：TP332

【參考文獻(xiàn)】

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本文編號(hào)：2613511