【摘要】：隨著集成電路的密度和工作頻率按照摩爾定律所描述的那樣持續(xù)增長,高性能和低功耗設(shè)計成為芯片設(shè)計的主流。在數(shù)字信號處理芯片中,存儲器占據(jù)了大部分的芯片面積,而且還有持續(xù)增加的趨勢。這使得存儲器中字線和位線的長度也不斷增加,增加了延時和功耗。因此對存儲器速度和功耗的設(shè)計成為DSP設(shè)計優(yōu)化的重點(diǎn)。 在深入研究存儲器低功耗技術(shù)的基礎(chǔ)上,分別在系統(tǒng)級和電路級對X型DSP的SRAM進(jìn)行低功耗設(shè)計和優(yōu)化。運(yùn)用了傳統(tǒng)的存儲體分塊、字線分割技術(shù)以減少負(fù)載電容,降低功耗。研究了一種改進(jìn)的字線脈沖技術(shù),將片內(nèi)時鐘分段,這樣可以減少靈敏放大器的工作時間來降低功耗。譯碼器采用三級靜態(tài)CMOS譯碼,設(shè)計了一種位線擺幅可調(diào)的存儲器讀寫控制電路,取得了很好的功耗優(yōu)化效果。 本文在0.25μm CMOS工藝下,采用全定制的設(shè)計方法設(shè)計了一款高性能低功耗的SRAM,完成了邏輯設(shè)計、版圖設(shè)計、內(nèi)建自測試設(shè)計以及最終投片驗證的完整設(shè)計流程。設(shè)計和優(yōu)化了存儲電路、譯碼電路、敏感放大電路。模擬結(jié)果表明,本文所設(shè)計的全定制SRAM的讀寫性能和功耗參數(shù)有明顯改善。在典型情況下對版圖進(jìn)行模擬,數(shù)據(jù)讀取時間為2.49ns,數(shù)據(jù)寫入時間為1.40ns,最大讀寫功耗約為96.32mw。相對于用編譯器產(chǎn)生的SRAM,訪問延遲降低了26%以上,平均功耗降低了30%以上。經(jīng)投片測試,采用該SRAM的DSP芯片工作穩(wěn)定,性能和功耗達(dá)到設(shè)計要求。
【圖文】：

RAM 高速、低功耗相關(guān)理論三個方面進(jìn)行2.1 SRAM 總體結(jié)構(gòu)問存儲器 DRAM 是以電容中電荷的有無來存儲數(shù)據(jù)[6]，這種結(jié)構(gòu)上的差別使其具有掉度快、不需要刷新以及外圍電路設(shè)計簡單等1”和“0”的方式，，使得 SRAM 成為 DSP 字為 M 位的存儲器，最直接的方法是沿縱器將 K 位地址（A0至 AK-1，N=2K）譯碼得訪問。如圖 2.1 所示。這種實(shí)現(xiàn)結(jié)構(gòu)在很小大容量的存儲器這種結(jié)構(gòu)會使得存儲器的寬字 8 位的存儲器，由于每個存儲單元的形狀器高度約比它的寬度大 128000 倍（220/23）直方向的位線過長也會使得存儲器訪問太慢

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【學(xué)位授予單位】：國防科學(xué)技術(shù)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2011
【分類號】：TP333

【參考文獻(xiàn)】

相關(guān)期刊論文 前1條

1 張力;羅勝欽;;SoC中嵌入式SRAM的BIST測試方法研究[J];電子與封裝;2007年11期

相關(guān)碩士學(xué)位論文 前3條

1 楊清寶;嵌入式SRAM的高速、低功耗設(shè)計及優(yōu)化[D];西安電子科技大學(xué);2007年

2 姚其爽;高速低功耗嵌入式SRAM研究與設(shè)計[D];西北工業(yè)大學(xué);2007年

3 張能;600MHz多端口寄存器文件的設(shè)計與實(shí)現(xiàn)[D];國防科學(xué)技術(shù)大學(xué);2008年

本文編號：2612233