【摘要】：航跡規(guī)劃技術(shù)在現(xiàn)代國防應(yīng)用和人工智能領(lǐng)域發(fā)揮著舉足輕重的作用。傳統(tǒng)的航跡規(guī)劃方法包括基于單元分解的規(guī)劃、基于路線圖的規(guī)劃和人工勢場等方法�；诤桔E片段的規(guī)劃方法是在傳統(tǒng)方法的基礎(chǔ)上提出來的,主要分為航跡片段生成和航跡片段重構(gòu)兩個(gè)階段。對離線生成的航跡片段進(jìn)行路徑搜索,提高了航跡規(guī)劃效率。然而,航跡片段生成需要在多個(gè)尺度上生成任意出入口間的航跡片段,會(huì)耗費(fèi)大量的計(jì)算時(shí)間。 在實(shí)驗(yàn)室現(xiàn)有的航跡片段協(xié)處理器系統(tǒng)基礎(chǔ)上,設(shè)計(jì)并實(shí)現(xiàn)了基于多DSP的航跡片段規(guī)劃系統(tǒng),通過對航跡片段生成算法進(jìn)行優(yōu)化,充分發(fā)揮多處理器并行處理的優(yōu)勢,最終達(dá)到提高航跡片段生成效率的目的。 本文首先闡述了基于多DSP航跡片段規(guī)劃系統(tǒng)的研究背景和意義,分析了國內(nèi)外航跡規(guī)劃方法和多DSP系統(tǒng)的研究現(xiàn)況,接著,分析了航跡片段規(guī)劃方法,重點(diǎn)研究了航跡片段生成算法及其資源占用情況。 在此基礎(chǔ)上,設(shè)計(jì)并實(shí)現(xiàn)了基于“3DSP+FPGA”硬件架構(gòu)的多DSP的航跡片段規(guī)劃軟件系統(tǒng)。使用TI提供的芯片支持庫(CSL)完成硬件資源測試,包括EDMA3、GPIO、McBSP、Timer等;結(jié)合中斷實(shí)現(xiàn)機(jī)制,實(shí)現(xiàn)DSP之間和DSP與上位機(jī)之間的數(shù)據(jù)通信和狀態(tài)控制;對上位機(jī)航跡片段規(guī)劃系統(tǒng)做出修改,將航跡片段生成算法移植到以TMS320C6455 DSP為處理器的航跡片段規(guī)劃系統(tǒng)上。 最后,通過實(shí)驗(yàn)驗(yàn)證數(shù)據(jù)通信模塊的通訊性能和航跡片段規(guī)劃系統(tǒng)的規(guī)劃結(jié)果與分析結(jié)論。
【圖文】：

圖 2.1 航跡片段規(guī)劃系統(tǒng)段，首先結(jié)合實(shí)際戰(zhàn)區(qū)，將待規(guī)劃的地圖區(qū)域劃分為面的處理階段建立豐富的航跡片段庫。將每個(gè)獨(dú)立的下圖 2.2 所示，用紅色線條劃分中網(wǎng)格，用綠色線條劃分為小網(wǎng)格。這樣一個(gè)獨(dú)立的子空間被劃分為 21 圖 2.2 網(wǎng)格的劃分立的子空間(網(wǎng)格)后，采用相關(guān)算法計(jì)算 21 個(gè)網(wǎng)格端格端口時(shí)，從最小層網(wǎng)格開始，完成小網(wǎng)格計(jì)算后,再，最后計(jì)算大網(wǎng)格。即按照(1、2、3、4 ) -> (5) -> (6、14) -> (15) -> (16、17、18、19) -> (20) -> (21)的順序

處理階段建立豐富的航跡片段庫。將每個(gè)獨(dú)立的子網(wǎng)格劃圖 2.2 所示，用紅色線條劃分中網(wǎng)格，用綠色線條將中網(wǎng)分為小網(wǎng)格。這樣一個(gè)獨(dú)立的子空間被劃分為 21 個(gè)獨(dú)立圖 2.2 網(wǎng)格的劃分子空間(網(wǎng)格)后，采用相關(guān)算法計(jì)算 21 個(gè)網(wǎng)格端口，，如口時(shí)，從最小層網(wǎng)格開始，完成小網(wǎng)格計(jì)算后,再進(jìn)行中最后計(jì)算大網(wǎng)格。即按照(1、2、3、4 ) -> (5) -> (6、7、8、9) -> (15) -> (16、17、18、19) -> (20) -> (21)的順序進(jìn)行計(jì)包含了端口信息的網(wǎng)格數(shù)據(jù)打包準(zhǔn)備發(fā)送。
【學(xué)位授予單位】：華中科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2011
【分類號】：TP18;TP368.1

【參考文獻(xiàn)】

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本文編號：2610787