發(fā)布時間：2020-03-31 09:43

【摘要】：隨著集成電路制造技術的發(fā)展，芯片的速度和集成度不斷提高，功耗密度顯著增大，同時為了延長手持設備中電池的使用時間、降低芯片的封裝及散熱成本，必須在芯片設計時特別考慮功耗因素。嵌入式微處理器是SoC系統(tǒng)最核心的部分，它代表了數(shù)字集成電路設計的最高水平之一。因此低功耗嵌入式微處理器設計已成為集成電路設計一個重要的研究方向。 本文在分析集成電路功耗構成的基礎上，研究了常用低功耗設計方法，提出了本論文所使用的低功耗設計流程：通過常用指令集的比較，本文選擇了優(yōu)化的指令集，并設計了該32位嵌入式微處理器；在此基礎上，重點研究了嵌入式微處理器的低功耗設計方法，包括系統(tǒng)級和結構級的低功耗設計；最后，本文給出了微處理器的驗證以及實現(xiàn)結果。 本論文的主要工作包括： 1．采用自頂向下的方法設計了32位嵌入式微處理器SRISC，該微處理器與MIPS32-4Kec在指令及接口時序上完全兼容，該微處理器已通過FPGA驗證并流片。 2．由于在越高層次上采用低功耗設計技術，電路功耗可降低的比例越大，，因此本文研究了基于SRISC的系統(tǒng)級低功耗設計技術—動態(tài)功耗管理技術(DPM)：在SRISC中內(nèi)嵌PLL，并設計了PLL控制寄存器，可實現(xiàn)SRISC的動態(tài)變頻：還設計了功耗管理單元，實現(xiàn)多功耗模式管理，保證了能量的有效利用。 3．在結構級，本文重點研究了運算單元、控制以及存儲單元的低功耗設計。其中運算單元包括加法器、乘法器、除法器等，控制及存儲單元包括操作數(shù)分離、指令譯碼電路以及Cache等，在分析這些單元常用實現(xiàn)結構以及最新設計技術的基礎上，分別對這些單元進行了結構的優(yōu)化選擇或者提出了改進方案。 4．微處理器的功能驗證至關重要，本文對SRISC的驗證采用了“兩步走”策略：首先為基于參考模型的驗證方法，設計了SRISC核的參考模型，并基于testcase自動生成測試向量，對微處理器核進行驗證；其 摘要 次為基于應用程序的驗證方法，應用程序包括benchmark、05等，這 主要驗證了Cache以及訪存接口的正確性。 5.設計了基于SRISC的演示系統(tǒng)uCRISC，該系統(tǒng)包括S班SC微處理 器、Wishbone總線、內(nèi)存控制器以及計時器、中斷控制器等外設;該 系統(tǒng)基于FPGA實現(xiàn)，可直接對SRISC進行硬件驗證，也可對SRIsC 芯片樣片進行測試;并且在uCR工SC上移植了嵌入式操作系統(tǒng)uC/OS- n，這大大方便了今后的進一步開發(fā)。 在開展上述工作的同時，本文進行了積極的研究和探索，取得了一定的創(chuàng) 新，可概括如下: 1.SRisC中采用了改進的動態(tài)功耗管理技術，通過采用高性能的PLL， 增大了可變頻率數(shù)，保證了能量的更有效利用;通過查詢方式控制多 模式切換，與傳統(tǒng)的固定時間切換相比，切換效率更高，且控制更加 靈活。 2.本文提出了動態(tài)操作數(shù)交變乘法器，它充分利用乘法器操作數(shù)時間、 空間上的相關性，通過操作數(shù)的交換、變形等操作，減少操作數(shù)翻 轉，進而降低乘法器的功耗。 3.在分析己有除法器結構的基礎上，提出了雙比特除法器，極大地提高 了除法器的效率，在保持運算能力相當?shù)那疤嵯�，其功耗亦顯著降 低。 4.提出了操作數(shù)分離功耗評估方法，該方法原理簡單，方便易行，實驗 結果表明，可有效指導在設計中采用操作數(shù)分離技術。 5.根據(jù)SRIsC的特點，我們在Cache設計時采用了Tag心ATA串行訪問 策略以及Tag比較跳過技術，在保證Cache性能的前提下，有效降低 了Caehe功耗。 本文各種技術的研究均給出了實驗結果以及分析比較，因此為今后進一步 開展低功耗微處理器研究提供了基礎。
【圖文】：

圖2.13Synopsys低功耗解決方案【5102]“借助EDA工具”，即利用已有的商用的工具在設計的析和優(yōu)化，及時獲得功耗信息。目前常用的RTL級和門級opsyspowerCompiler，門級功耗分析工具為Synopsysprime耗分析工具為synopsyspowerMill，Nanosim和AvantiHs公司還提供PowerArc工具，對全定制電路進行功耗分功耗信息，當然，HsPice也可以實現(xiàn)該功能，但PowerArc多。Syn叩sys各工具之間關系如圖2.13所示。的集成電路低功耗設計流程如圖2.14所示。圖2.14中帶分別對應前述二方面內(nèi)容，第一個表示對系統(tǒng)中功耗集在系統(tǒng)級/結構級、RTL級以及門級，由于層次越高功耗可此一般而言功耗優(yōu)化均集中在系統(tǒng)級和結構級;第二個表功耗分析和功耗優(yōu)化。

第三章SRISC嵌入式微處理器概述理單元MMU，即圖3.2中ITLB，DTLB以及JTLB;三是Caehe及Caehe控制器;四是總線接口單元(BIU);五是EJTAG控制電路;功耗管理模塊以及PLL模塊將在第四章中介紹;MIPS32一4Kec中CPZ接口有自己單獨的地址總線、數(shù)據(jù)總線，這會導致總的接口非常多，因此SRISC中雖然支持了CPZ接口功能，但頂層并未引出CPZ接口信號，所以本文以下不再討論CPZ接口。下面分別對前述五個模塊加以討論。
【學位授予單位】：復旦大學
【學位級別】：博士
【學位授予年份】：2004
【分類號】：TP332

【引證文獻】

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本文編號：2608908