MPSoC存儲(chǔ)控制器的流水線結(jié)構(gòu)設(shè)計(jì)與研究
【圖文】:
第二章 XDNP 網(wǎng)絡(luò)處理器及其 DRAM 存儲(chǔ) 是一個(gè)片內(nèi)的 RAM,既可被 StrongARM 內(nèi)核訪線能模塊通過(guò)內(nèi)部高速互聯(lián)總線連接在一起,包括和 DRAM 控制器的專(zhuān)用 DMA 數(shù)據(jù)總線。XDB器、DRAM 控制器和 FBI 模塊的互聯(lián)總線,該總延遲,最大化多個(gè) PE 網(wǎng)絡(luò)處理的性能。DMA 和 FBI 單元傳遞數(shù)據(jù)包[11]。它可大量節(jié)省數(shù)據(jù)傳輸壓力。處理器存儲(chǔ)系統(tǒng)
圖 2.6 片外 SDRAM 端口圖器端口的詳細(xì)說(shuō)明如表 2.2 所示。表 2.2 片外 DRAM 端口詳細(xì)說(shuō)明輸入/輸出端口端口描述輸入 SDRAM 的時(shí)鐘信號(hào)端口,地址、數(shù)據(jù)及控制上升沿有效并被 DRAM 存儲(chǔ)器采樣。輸入 SDCLK 使能信號(hào),高電平有效,低電平表示進(jìn)入省電模式。輸入 DRAM 芯片的片選信號(hào),低電平有效。實(shí)際輸入 命令輸入信號(hào),不同的組合構(gòu)成對(duì) SDRAM 的操作、預(yù)充電、激活等。具體的參見(jiàn)資料[11]。輸入 存儲(chǔ)器邏輯 Bank 地址。輸入 存儲(chǔ)器的行列地址。為了減少引腳數(shù)量,地址
【學(xué)位授予單位】:西安電子科技大學(xué)
【學(xué)位級(jí)別】:碩士
【學(xué)位授予年份】:2012
【分類(lèi)號(hào)】:TP333;TN47
【參考文獻(xiàn)】
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本文編號(hào):2606342
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