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MPSoC存儲(chǔ)控制器的流水線結(jié)構(gòu)設(shè)計(jì)與研究

發(fā)布時(shí)間:2020-03-29 18:21
【摘要】:隨著網(wǎng)絡(luò)帶寬的急劇增長(zhǎng)和網(wǎng)絡(luò)協(xié)議的不斷更新,基于GPP和ASIC的傳統(tǒng)網(wǎng)絡(luò)設(shè)備方案已經(jīng)不能同時(shí)滿足性能和可編程性兩方面要求。為此專(zhuān)門(mén)針對(duì)網(wǎng)絡(luò)應(yīng)用的可編程網(wǎng)絡(luò)處理器NP應(yīng)運(yùn)而生。NP能夠?qū)PP和ASIC的高性能完美的結(jié)合在一起,既能夠適應(yīng)不斷變化的協(xié)議和應(yīng)用要求,也能夠靈活擴(kuò)展以提供不同的處理能力,是能適應(yīng)當(dāng)前和未來(lái)網(wǎng)絡(luò)的發(fā)展要求的新一代網(wǎng)絡(luò)技術(shù)。基于MPSoC體系的NP由于采用共享存儲(chǔ)器的通信方式,其性能將主要由DRAM的帶寬和延遲決定。因此基于NP系統(tǒng)的DRAM控制器的設(shè)計(jì)將對(duì)系統(tǒng)性能產(chǎn)生深遠(yuǎn)的影響。 本文結(jié)合XDNP網(wǎng)絡(luò)處理器多核多線程的特點(diǎn)和對(duì)存儲(chǔ)器的要求,研究并設(shè)計(jì)出流水線結(jié)構(gòu)DRAM控制器。該DRAM控制器的流水線按功能分為4級(jí),分別是取指級(jí)、譯碼級(jí)、管理級(jí)和發(fā)布級(jí)。取指級(jí)是指從訪存指令緩沖模塊中按照合理的仲裁算法取出指令,,接著譯碼級(jí)根據(jù)指令類(lèi)型對(duì)指令進(jìn)行譯碼,從而得到指令包含的信息。管理級(jí)則根據(jù)指令的地址信息,判斷DRAM尋址類(lèi)型并產(chǎn)生控制信息,最后發(fā)布級(jí)根據(jù)控制信息和指令信息發(fā)布正確的DRAM命令。本文設(shè)計(jì)的控制器以流水線的方式處理指令,通過(guò)比較相鄰指令的地址信息,動(dòng)態(tài)的調(diào)整DRAM存儲(chǔ)器頁(yè)開(kāi)或頁(yè)閉的策略,因此可以減少或隱藏存儲(chǔ)延時(shí)并提高DRAM總線的吞吐率。 本文采用硬件描述語(yǔ)言Verilog實(shí)現(xiàn)DRAM控制器的設(shè)計(jì),并完成控制器的功能驗(yàn)證、時(shí)序驗(yàn)證和FPGA原型驗(yàn)證,確保DRAM控制器邏輯功能的正確性并且滿足時(shí)序要求。最后通過(guò)理論分析和仿真測(cè)試,發(fā)現(xiàn)同傳統(tǒng)DRAM控制器相比,流水線結(jié)構(gòu)DRAM控制器的數(shù)據(jù)吞吐量提升3.6倍,平均延遲降低55%,運(yùn)行頻率提升1.2倍,因此流水線結(jié)構(gòu)DRAM控制器非常適合實(shí)時(shí)性要求很高的網(wǎng)絡(luò)處理領(lǐng)域。
【圖文】:

網(wǎng)絡(luò)處理器,存儲(chǔ)系統(tǒng)


第二章 XDNP 網(wǎng)絡(luò)處理器及其 DRAM 存儲(chǔ) 是一個(gè)片內(nèi)的 RAM,既可被 StrongARM 內(nèi)核訪線能模塊通過(guò)內(nèi)部高速互聯(lián)總線連接在一起,包括和 DRAM 控制器的專(zhuān)用 DMA 數(shù)據(jù)總線。XDB器、DRAM 控制器和 FBI 模塊的互聯(lián)總線,該總延遲,最大化多個(gè) PE 網(wǎng)絡(luò)處理的性能。DMA 和 FBI 單元傳遞數(shù)據(jù)包[11]。它可大量節(jié)省數(shù)據(jù)傳輸壓力。處理器存儲(chǔ)系統(tǒng)

端口,地址


圖 2.6 片外 SDRAM 端口圖器端口的詳細(xì)說(shuō)明如表 2.2 所示。表 2.2 片外 DRAM 端口詳細(xì)說(shuō)明輸入/輸出端口端口描述輸入 SDRAM 的時(shí)鐘信號(hào)端口,地址、數(shù)據(jù)及控制上升沿有效并被 DRAM 存儲(chǔ)器采樣。輸入 SDCLK 使能信號(hào),高電平有效,低電平表示進(jìn)入省電模式。輸入 DRAM 芯片的片選信號(hào),低電平有效。實(shí)際輸入 命令輸入信號(hào),不同的組合構(gòu)成對(duì) SDRAM 的操作、預(yù)充電、激活等。具體的參見(jiàn)資料[11]。輸入 存儲(chǔ)器邏輯 Bank 地址。輸入 存儲(chǔ)器的行列地址。為了減少引腳數(shù)量,地址
【學(xué)位授予單位】:西安電子科技大學(xué)
【學(xué)位級(jí)別】:碩士
【學(xué)位授予年份】:2012
【分類(lèi)號(hào)】:TP333;TN47

【參考文獻(xiàn)】

相關(guān)期刊論文 前3條

1 仲巡;異步FIFO的設(shè)計(jì)[J];電子技術(shù);2000年02期

2 王海濤;劉化君;;網(wǎng)絡(luò)處理器體系結(jié)構(gòu)及應(yīng)用現(xiàn)狀和發(fā)展趨勢(shì)[J];吉首大學(xué)學(xué)報(bào)(自然科學(xué)版);2006年02期

3 李耀榮;王興軍;梁利平;;SOC總線仲裁算法的研究[J];微計(jì)算機(jī)信息;2007年17期

相關(guān)博士學(xué)位論文 前1條

1 向軍;網(wǎng)絡(luò)處理器并行線速處理關(guān)鍵技術(shù)研究[D];華南理工大學(xué);2010年

相關(guān)碩士學(xué)位論文 前5條

1 陳敬洋;基于多核包處理器的高速數(shù)據(jù)交換總線設(shè)計(jì)研究[D];西安電子科技大學(xué);2011年

2 張開(kāi)基;多核SoC中多線程包處理單元異步存儲(chǔ)訪問(wèn)技術(shù)研究[D];西安電子科技大學(xué);2011年

3 朱嘉;基于AMBA總線結(jié)構(gòu)的高性能存儲(chǔ)接口的研究與設(shè)計(jì)[D];同濟(jì)大學(xué);2007年

4 王石;基于FPGA芯片的功能仿真平臺(tái)構(gòu)建及靜態(tài)時(shí)序分析[D];西安電子科技大學(xué);2008年

5 武穎奇;網(wǎng)絡(luò)處理器中SDRAM存儲(chǔ)器接口模塊設(shè)計(jì)研究[D];西安電子科技大學(xué);2010年



本文編號(hào):2606342

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