【摘要】：隨著網(wǎng)絡帶寬的急劇增長和網(wǎng)絡協(xié)議的不斷更新，基于GPP和ASIC的傳統(tǒng)網(wǎng)絡設備方案已經(jīng)不能同時滿足性能和可編程性兩方面要求。為此專門針對網(wǎng)絡應用的可編程網(wǎng)絡處理器NP應運而生。NP能夠?qū)PP和ASIC的高性能完美的結(jié)合在一起，既能夠適應不斷變化的協(xié)議和應用要求，也能夠靈活擴展以提供不同的處理能力，是能適應當前和未來網(wǎng)絡的發(fā)展要求的新一代網(wǎng)絡技術(shù)。基于MPSoC體系的NP由于采用共享存儲器的通信方式，其性能將主要由DRAM的帶寬和延遲決定。因此基于NP系統(tǒng)的DRAM控制器的設計將對系統(tǒng)性能產(chǎn)生深遠的影響。 本文結(jié)合XDNP網(wǎng)絡處理器多核多線程的特點和對存儲器的要求，研究并設計出流水線結(jié)構(gòu)DRAM控制器。該DRAM控制器的流水線按功能分為4級，分別是取指級、譯碼級、管理級和發(fā)布級。取指級是指從訪存指令緩沖模塊中按照合理的仲裁算法取出指令，，接著譯碼級根據(jù)指令類型對指令進行譯碼，從而得到指令包含的信息。管理級則根據(jù)指令的地址信息，判斷DRAM尋址類型并產(chǎn)生控制信息，最后發(fā)布級根據(jù)控制信息和指令信息發(fā)布正確的DRAM命令。本文設計的控制器以流水線的方式處理指令，通過比較相鄰指令的地址信息，動態(tài)的調(diào)整DRAM存儲器頁開或頁閉的策略，因此可以減少或隱藏存儲延時并提高DRAM總線的吞吐率。 本文采用硬件描述語言Verilog實現(xiàn)DRAM控制器的設計，并完成控制器的功能驗證、時序驗證和FPGA原型驗證，確保DRAM控制器邏輯功能的正確性并且滿足時序要求。最后通過理論分析和仿真測試，發(fā)現(xiàn)同傳統(tǒng)DRAM控制器相比，流水線結(jié)構(gòu)DRAM控制器的數(shù)據(jù)吞吐量提升3.6倍，平均延遲降低55%，運行頻率提升1.2倍，因此流水線結(jié)構(gòu)DRAM控制器非常適合實時性要求很高的網(wǎng)絡處理領域。
【圖文】：

第二章 XDNP 網(wǎng)絡處理器及其 DRAM 存儲 是一個片內(nèi)的 RAM，既可被 StrongARM 內(nèi)核訪線能模塊通過內(nèi)部高速互聯(lián)總線連接在一起，包括和 DRAM 控制器的專用 DMA 數(shù)據(jù)總線。XDB器、DRAM 控制器和 FBI 模塊的互聯(lián)總線，該總延遲，最大化多個 PE 網(wǎng)絡處理的性能。DMA 和 FBI 單元傳遞數(shù)據(jù)包[11]。它可大量節(jié)省數(shù)據(jù)傳輸壓力。處理器存儲系統(tǒng)

圖 2.6 片外 SDRAM 端口圖器端口的詳細說明如表 2.2 所示。表 2.2 片外 DRAM 端口詳細說明輸入/輸出端口端口描述輸入 SDRAM 的時鐘信號端口，地址、數(shù)據(jù)及控制上升沿有效并被 DRAM 存儲器采樣。輸入 SDCLK 使能信號，高電平有效，低電平表示進入省電模式。輸入 DRAM 芯片的片選信號，低電平有效。實際輸入 命令輸入信號，不同的組合構(gòu)成對 SDRAM 的操作、預充電、激活等。具體的參見資料[11]。輸入 存儲器邏輯 Bank 地址。輸入 存儲器的行列地址。為了減少引腳數(shù)量，地址
【學位授予單位】：西安電子科技大學
【學位級別】：碩士
【學位授予年份】：2012
【分類號】：TP333;TN47

【參考文獻】

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本文編號：2606342